JPH03181091A - Ｄｒａｍを備えたメモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明はＤＲＡＭを備えたメモリ装置に関し、特にメ
モリ装置のＤＲＡＭをリフレッシュする手段に関する。

〔従来の技術〕

ＣＰＵ、ＲＯＭ、ＲＡＭ等から構成されるマイクロコン
ピュータ用のマイクロコントローラボード或いは各種機
器用のコントローラボード等がある。

その構成要素としてのＲＡＭ、或いは着脱可能であるＲ
ＡＭ素子、ＲＡＭモジュール（ＲＡＭ素子のみからなる
ボード）、ＲＡＭボード（ＲＡＭの他に一部ロシックＩ
Ｃを配置したメモリボード）等からなる増ｆｆＲＡＭと
して、一般に１個の素子が大容量であり安価なりＲＡＭ
が使用されることが多い。

しかしながら、ＤＲＡＭは各単位メモリがそれぞれ極微
小容量に蓄積している電荷の有無によってデータを記憶
するものであるから、格納されているデータを記憶し続
けるためには、一定時間例えばＢｍｓ以内に全単位メモ
リの内容をそのままリフレッシュ（更新）する必要があ
り、その度に書込み、読出しの通常アクセスと同じ電流
を消費する。

このように、ＤＲＡＭにはリフレッシュが必要であり、
リフレッシュ中は通常アクセスが出来ないという短所が
ある。

例えばプリンタ用のコントローラ（ボード）について考
えると、その高速化、高解像度化、処理可能な紙サイズ
の大型化２両面プリント等の高性能化にともなって、所
要のメモリ容量（実装容量と同じ）が飛躍的に増大して
来ている。

このように大容量のＤＲＡＭを一度にリフレッシュする
と、その瞬間に電源の最大許容電流を越える過大電流が
流れて電圧降下等影響の大きい不具合が生じるため、全
ＤＲＡＭを複数の領域に分割して、各領域毎に（時間を
ずらせて）リフレッシュするという方法がとられて来た
。

しかしながら、例えばプリンタ用のコントローラの場合
、高性能のプリンタであっても、それほど性能が高くな
いプリンタであっても、基本的には同じであり、データ
処理スピードとメモリ容量とが異なるだけである。

したがって、出来るだけその規格を統一し、データ処理
スピードの速いコントローラを処理スピードの遅いプリ
ンタエンジンにも使用し、所要メモリ容量の大きいプリ
ンタエンジンにはメモリを増設するようにして、共通化
することが生産管理上もコスト対策上も望ましい。

〔発明が解決しようとする課題〕

しかしながら、一般にコントローラ自体には電源がなく
、組合せる装置から電力を供給される場合が多い。

所要メモリ容量が大きい高性能の装置は大電流を供給す
る余裕があり、所要メモリ容量が小さい装置には一般的
にそれだけの余裕がない。

したがって、余裕のない装置に合わせてメモリを細分化
し領域の数を増すと、それだけリフレッシュの回数が増
えてリフレッシュの合計所要時間が長くなるため、通常
アクセスが可能な時間が短くなってメモリの利用効率す
なわちパフォーマンスが低下する。

また、余裕のある装置に合わせて領域を減らすと、パフ
ォーマンスは向上するが、電源の最大許容電流を超える
過大電流が流れて重大事故を生しる恐れが増大するとい
う問題点があった。

この発明は上記の点に鑑みてなされたものであり、ＤＲ
ＡＭの実装容量あるいは供給される電源容量に対応して
、電源容量を超えるリフレッシュ電流が流れる恐れがな
く、パフォーマンスのよいリフレッシュを行なうＤＲＡ
Ｍを備えたメモリ装置を提供することを目的とする。

〔課題を解決するための手段〕

この発明は、上記の目的を達成するため、ＤＲＡＭの一
部を着脱することによりその実装容量を変えることが出
来るＤＲＡＭを備えたメモリ装置において、ＤＲＡＭの
実装容量を検知する実装容量検知手段と、その実装容量
検知手段が検知した実装容量に応じてＤＲＡＭを１個ま
たは複数個の領域に分割する領域設定手段と、その領域
設定手段により分割された各領域毎にＤＲＡＭをリフレ
ッシュするリフレッシュ手段とを設けたものである。

あるいは、このメモリ装置に供給し得る電源容量がそれ
ぞれ異なる装置を選択的に接続することが出来るＤＲＡ
Ｍを備えたメモリ装置において、接続された装置からこ
のメモリ装置に供給し得る電源容量を検知する電源容量
検知手段と、その電源容量検知手段が検知した電源容量
に応じてＤＲＡＭを１個または複数個の領域に分割する
領域設定手段と、その領域設定手段により分割された各
領域毎にＤＲＡＭをリフレッシュするリフレッシュ手段
とを設けたものである。

また、このメモリ装置に供給し得る電源容量がそれぞれ
異なる装置を選択的に接続し、さらにＤＲＡＭの一部を
着脱することによりその実装容量を変えることが出来る
ＤＲＡＭを備えたメモリ装置において、接続された装置
からこのメモリ装置に供給し得る電源容量を検知する電
源容量検知手段と、ＤＲＡＭの実装容量を検知する実装
容量検知手段と、その実装容量検知手段が検知した実装
容量と電源容量検知手段が検知した電源容量とに応じて
ＤＲＡＭを１個または複数個の領域に分割する領域設定
手段と、その領域設定手段により分割された各領域毎に
ＤＲＡＭをリフレッシュするリフレッシュ手段とを設け
たものである。

さらに、接続された装置からこのメモリ装置に供給し得
る電源の情報を設定する電源情報設定手段を設け、その
電源情報設定手段に設定された電源情報に基づいて電源
容量検知手段が電源容量を検知するようにしてもよい。

あるいは、接続された装置から情報を入力する情報入力
手段を設け、その情報入力手段により入力した情報に基
づいて電源容量検知手段が接続された装置からこのメモ
リ装置に供給し得る電源容ｉｔを検知するようにしても
よい。

〔作　用〕

上記のように構成することにより、先ず予め電源容量が
分っている場合には、実装容量検知手段がＤＲＡＭの実
装容量を検知し、領域設定手段がその実装容量を電源容
量に応じた領域のサイズで割ることにより最適数の領域
を設定し、設定された領域毎にＤＲＡＭをリフレッシュ
する。

つぎに、予め実装容量が分っている場合には。

電源容量検知手段が接続された装置からこのメモリ装置
に供給し得る電源容量を検知し、領域設定手段がその実
装容量を電源容量に応じた領域のサイズで割ることによ
り最適数の領域を設定し、設定された領域毎にＤＲＡＭ
をリフレッシュする。

さらに、予め電源容量も実装容量も分っていない場合に
は、電源容量検知手段と実装容量検知手段とがそれぞれ
電源容量と実装容量とを検知し、領域設定手段がその実
装容量を電源容量に応じた領域のサイズで割ることによ
り最適数の領域を設定し、設定された領域毎にＤＲＡＭ
をリフレッシュする。

したがって、電源容量を超えるリフレッシュ電流が流れ
る恐れがなく、パフォーマンスのよいリフレッシュを行
なうことが出来る。

また、電源容量設定手段に接続された装置の電源容量を
設定したり、情報入力手段が接続された装置から必要な
情報を入力したりすることにより、電源容量検知手段が
電源容量を検知することが出来る。

〔実施例〕

以下、この発明によるプリンタの実施例を図面を参照し
て説明する。

第４図は、プリンタの制御系の主要部であるプリンタコ
ントローラ（以下単に「コントローラ」という）の構成
を示すブロック図である。

コントローラ１は、ＣＰＵ（中央処理装置）１０と、Ｃ
ＰＵｌ０がそれに従ってコントローラ１を制御するプロ
グラムや定数データを格納したプログラムＲＯＭＩＩと
１文字コードをビットマツプに展開した文字データに変
換するためのフォントを格納したフォントＲＯＭ１２と
、文字コードやカウンタ等の変数データを格納するＲＡ
Ｍ１３と、文字や図等をプリンタエンジン２に画像デー
タとして出力する前にビットマツプに展開し編集したデ
ータを格納するＶＲＡＭ　（ｒビットマツプメモリ」と
もいう）１４と、ＣＰＵ１０がプリンタエンジン２．ホ
ストマシン３．操作パネル４との間でそれぞれコマンド
やデータを入出力するためのインタフェース（Ｉ／Ｆ）
であるエンジンＩ／Ｆ１５、ホストＩ／Ｆ１６．パネル
Ｉ／Ｆ１７と、着脱可能な増設ＲＡＭ１８とから構成さ
れ、互にパスラインで結ばれている。

ココテ、ＲＡＭ１５とＶＲＡＭ１４と増設ＲＡＭ１８と
は何れもＤＲＡＭにより構成され、機能上分類されてい
るが、コントローラ１のボード上に設けられた固設ＲＡ
Ｍと必要に応じて後から増設された増設ＲＡＭ１８とを
含めた全ＲＡＭの実装容量（「メモリ容量」ともいう）
を、それぞれが必要とする容量に応じてアドレスを割付
けて使用される。

コントローラ１は、オペレータから指定されたモードと
ホストマシン３から指示されたモードとに応じてプリン
タ全体の制御を行なうと共に、ホストマシン３から原稿
データを入力し画像データに編集した後、プリンタエン
ジン２に出力したり、指定されたモードやプリンタエン
ジン２から入力するプリンタの状態、進行状況、エラー
メツセージ等を操作パネル４に表示させる機能を有して
いる。

ＣＰＵＩＱは、ホストＩ／Ｆ１６を介してホストマシン
３から指示されるモードと、パネルＩ／Ｆ１７を介して
操作パネル４によりオペレータから指定されたモードと
に応じ、プログラムＲＯＭ１１に格納されているプログ
ラムに従ってコントローラ１及びプリンタ全体を制御す
る。

また、ＣＰＵＩＱは、プリンタエンジン２（の図示しな
いエンジンドライバ）に指示すると共に、プリンタの状
態１作業の進行状況、エラーの有無等を入力して処理し
、必要な情報をパネルＩ／Ｆ１７を介して操作パネル４
の図示しない表示部に表示する。

さらに、ＣＰＵＩＱは、ホストＩ／Ｆ１５を介してホス
トマシン３から文字コード、図形データ等からなる原稿
データを入力して、文字コードはフォントＲＯＭ１２に
格納されているフォントによりビットマツプに展開した
文字データに変換し、階調のある図形データはデイザ処
理等によりビットマツプに展開し、既にビットマツプと
して入力した２値図形データと共に１頁分（両面プリン
トの場合は２頁分）の画像データに編集してＶＲＡＭ１
４に格納し、プリンタエンジン２からタイミングをとっ
て出力されるクロック信号に同期したビデオ信号として
プリンタエンジン２に出力しプリントさせる。

コントローラ１を作動させる電力は、図示しないが、一
般に電源を供給する装置であるプリンタエンジン２から
供給され、その大部分はＤ　ＲＡＭをリフレッシュする
ために使用される。

実装されるＤＲＡＭのメモリ容量は、プリンタの性能す
なわちプリンタエンジン２の性能により大きく左右され
、高性能になればなるほど実装容量は増大する。

例えば、処理スピードが遅いドツトプリンタならば数行
分のＶＲＡＭを用意すれば処理可能であるが、処理スピ
ードが速いレーザプリンタは同じ頁を複数枚繰返してプ
リントすることがあるので少くとも１頁分のＶＲＡＭが
必要になり１両面プリント機能を備えていれば少くとも
２頁分のＶＲＡＭを用意する必要がある。

また、プリント可能な最大用紙サイズが大きくなるに従
って、３５版を基準として考えると、最大用紙サイズが
Ａ４版なら　１．３３倍、８４版なら２倍、Ａ３版なら
　２．６７倍、３３版なら４倍の容量のＶＲＡＭがそれ
ぞれ必要になる。

さらに、解像度が上るに従ってＶＲＡＭの容量が解像度
の自乗に比例して増大するから、解像度１５０ｄｐｉ（
インチ当りのドツト数）を基準とすれば、２００ｄｐｉ
では１．７８倍、２４０ｄｐｉでは２．５６倍、３００
ｄｐｉでは４倍、４００ｄｐｉになると　７．１１倍の
容量のＶＲＡＭがそれぞれ必要になる。

これらの各要素は独立でなく、互いにバランスをとりな
がら性能の向上が計られるから、高性能化にともなって
ＤＲＡＭの実装容量が飛躍的に増大し、必要とする電力
（電流）もほぼ比例して増加する。

したがって、コントローラ１には組合わされるプリンタ
エンジン２の性能に応じられるだけの容量を持った増設
ＲＡＭ１８が装着され、プリンタエンジン２の電源装置
はそれ自体が必要とする電力の他に、コントローラ１に
その実装容量に応じた電力を供給出来るように設定され
ているのが普通であるが、各種あるプリンタエンジンが
すべてよくバランスがとれた電力を供給出来るとは限ら
ない。

第１図は、この発明によるコントローラ１のメモリ装置
の第１実施例の構成を示すブロック図である。

同図に示したように、ＤＲＡＭを備えたメモリ装置を構
成するＣＰＵｌ０とＤＲＡＭ装置２０とリフレッシュ装
置３０とは、プリンタエンジン２のＣＰＵ４１３とその
コントローラＩ／Ｆ４７を介して接続されるエンジンＩ
／Ｆ　１５および図示しない他のＩ／Ｆ、ＲＯＭ等と互
いにデータバス４１、アドレスバス４２．コントロール
バス４３からなるパスライン４０により結ばれている。

ＤＲＡＭ装置２０は、ＤＲＡＭ２１とメモリ制御部２２
とアドレス発生部２３とから構成されている。

ＤＲＡＭ２１は、既に説明したように、ＲＡＭ１３、Ｖ
ＲＡＭ１４．増設ＲＡＭ１Ｂ（第４図）を含めたすへて
の実装ＲＡＭを示し、書込み読出しのデータは接続され
たデータバス４１を介して入出力される。

この実施例では、２５６ＫＸ４ビツト構戒のＩＭビット
Ｉ）ＲＡＭ素子８個すなわち２５６ＫＸ３２ビツトをニ
ブロックとして、ＤＲＡＭ２１の最大実装容量はブロッ
ク０〜１５の１６ブロツクから構成されている。

メモリ制御部２２とアドレス発生部２３とは互いに結ば
れ、通常アクセス時のみならずリフレッシュ時において
も共同してＤＲＡＭ２１の制御を行なう。

メモ９４１１８部２２にはアドレスバス４２．コントロ
ールバス４３が接続され、通常アクセス時には負論理の
ローアドレスストローブ信号（行番地ストローブ信号：
以下ｒ／ＲＡＳ」という）等を入力し、それぞれ負論理
の／ＲＡＳと、カラムアドレスストローブ信号（列番地
ストローブ信号；以下「／ＣＡＳ」という）と、書込イ
ネーブル信号または続出イネーブル信号（以下それぞれ
ｒ／ＷＥ、１０Ｅ」という）とをＤＲＡＭ２１４ｍ出力
する。

リフレッシュ時には、リフレッシュ装置５０の後述する
リフレッシュ／ＲＡＳ発生部３４から負論理のリフレッ
シュ／ＲＡＳを入力してＤＲＡＭ２１に出力するが、こ
の時／ＷＥ、１０Ｅは共に”Ｈ−のリフレッシュモード
になり、／　ＣＡ　Ｓ　ハ無関係になる。

アドレス発生部２３は、通常アクセス時にはアドレスバ
ス４２から入力するフルアドレスをローアドレスとカラ
ムアドレスとに分けてＤＲＡＭ２１に出力することによ
りアドレス指定を行ない。

リフレッシュ時にはリフレッシュ装置３０の後述するリ
フレッシュアドレスカウンタ３３から入力するローアド
レスのみをＤＲＡＭ２１に出力する。

リフレッシュ装置３０は、領域設定手段であるリフレッ
シュ分割数制御部３１及びリフレッシュ制御部３２と、
リフレッシュ手段であるリフレッシュアドレスカウンタ
３３及びリフレッシュ／ＲＡＳ発生部３４とから構成さ
れている。

リフレッシュ分割数制御部３１にはデータバス４１、ア
ドレスバス４２．コントロールバス４３が接続され、Ｄ
ＲＡＭ２　ｌの実装容量あるいはプリンタエンジン２か
ら供給される電源容量のデータを入力し、ＤＲＡＭを最
も効果的にリフレッシュするための領域に分割する分割
数を決定してリフレッシュ制御部３２に出力する。

リフレッシュ制御部３２は、入力する分割数に応じて実
装されているＤＲＡＭのブロックを１個または複数個の
領域に分割し、リフレッシュ時にはリフレッシュアドレ
スカウンタ３３とリフレッシュ／ＲＡＳ発生部３４とに
それぞれタイミングをとって必要なデータまたは信号を
出力する。

リフレッシュアドレスカウンタ５３は、リフレッシュの
サイクルと同期した所定の周期で、例えばＯ〜５１１を
繰返してカウントしている２ｇ進アップカウンタであり
、リフレッシュ時にリフレッシュ制御部′５２からの指
令により、その内容をアドレス発生部２３を介してロー
アドレスとしてＤＲＡＭ２１に出力する。

リフレッシュ／ＲＡＳ発生部３４は、リフレッシュ制御
部３２から入力するデータに応じて、分割されたそれぞ
れ１回にリフレッシュされる領域をサイクリックに、そ
れぞれその領域に属する１個または複数個のブロックの
ブロックナンバを／ＲＡＳとしてメモリ制御部２２に出
力する。

例えば、実装容量がブロックＯ〜３からなる４ブロツク
、分割数が「２」即ち領域が２ブロツクで構成され、ブ
ロック０，１とブロック２，３とが交互にリフレッシュ
されるとすれば、／ＲＡＳＯ。

１と／ＲＡＳ２．３とが交互にリフレッシュ時にメモリ
制御部２２に出力され、メモリ制御部２２は／ＷＥ、１
０Ｅを共に°Ｈ°にし、入力する／ＲＡＳと共にＤＲＡ
Ｍ２　ｌに出力して、指定されたブロックのリフレッシ
ュが行なわれる。

２５６Ｋ（Ｘ４ビツト）のＤＲＡＭは、通常アクセス時
にはそれぞれ９ビツトからなるＯ〜５１１のローアドレ
ス（行番地）とカラムアドレス（列番地）とが入力し、
その交点として番地が特定されるが、リフレッシュ時に
はローアドレスのみが入力し、ストローブ信号が与えら
れた時にローアドレスが共通である５１２個の番地が１
度にリフレッシュされる。

したがって、成る領域をリフレッシュすることは、その
領域を構成するブロック数をＢとすれば。

１０−アクセスにつきＢＸ５１２Ｘ３２ビットがリフレ
ッシュされ、それが５１２回繰返されることになる。

一般に、１ＭビットＤＲＡＭのリフレッシュの許容最大
周期が８１ｕであるから、それ以内に５１２０−アクセ
スする必要があり、ｌローアクセスの周期Ｔは８Ｌ１１
５１２＝１５．６２５μｓ以内である。

第２図は、１０−アクセスの周期Ｔの間に行なわれるリ
フレッシュサイクルの例を示すタイミング図であり、同
図（Ａ）は周期Ｔを、同図（Ｂ）乃至（Ｆ）はリフレッ
シュサイクルをそれぞれ示し、同図ＣＢ）は分割数Ｄ＝
１６の場合の例を、同図（Ｃ）。

（Ｄ）および（Ｅ）、（Ｆ）はそれぞれＤ＝８およびＤ
＝４の場合の２例を示す。

なお、第２図（Ｂ）乃至（Ｆ）において、リフレッシュ
時の波形の下に示した番号は領域の別を示すため仮に付
したもので、ブロック番号または／ＲＡＳ番号を示すも
のではない。

例えば、１個の領域は、Ｄ＝４の時は１個〜４個の、Ｄ
＝８の時は１個か２個のブロックからそれぞれ構成され
ている。

領域の数すなわち分割数をＤとすれば、これが更に０回
繰返えされるから、Ｄが最大値の１６であれば、リフレ
ッシュのインターバルは１５．６２５　μｓ／　ｌ　６
４０．９８　μｓとなり、仮りにリフレッシュサイクル
の所要時間が０．４５μｓであるとすれば、ローアクセ
スの周期Ｔ＝１５．６２５μｓのうち ０．４５　μｓＸ　１６　＝　７．２　μｓがリフレッ
シュに使用され、通常アクセス可能時間りは８．４２５
μＳしかなく、メモリの利用効率すなわちパフォーマン
スは第２図（Ｂ）に示したように５４％に低下してしま
う。

分割数Ｄ＝８または４であれば、それぞれ第２図（Ｃ）
、（Ｄ）または（Ｅ）、　（Ｆ−）に示したように。

リフレッシュ所要時間は３．６μｓまたは１．８μＳに
減少し、パフォーマンスが７７％または８８％と向上す
るから、分割数りの最適決定が如何に重要であるかが明
らかである。

１ブロツクは、既に説明したように、２５６に×３２ビ
ットすなわち１Ｍバイトで構成され、１ブロツクをリフ
レッシュするための瞬間電流はほぼ０．５　　Ａ必要で
ある。

以上の説明から、ＤＲＡＭの実装容量（Ｍバイト）と電
源容量とにより導かれる最適な分割数りの一例を表に示
す。

つぎに、実装容量検知手段であるＣＰＵ１０の作用につ
いて説明する。

電源オン時には、多くの場合、実装容量も電源容量も分
っていないので、過大電流が流れないように、ＣＰＵ１
Ｏはリフレッシュ分割数制御部３１に最大分割数１１６
」を設定し、リフレッシュをスタートさせる。

つぎに、ＣＰＵ１０は予め設定しである「０」と「１」
とが混在した特定のデータを各ブロックに書込み、それ
を順に読出しながら書込んだデータと比較することによ
り実装容量を検知することが出来る。

すなわち、読出したデータが書込んだデータと一致した
ブロックは実装されており、一致しなかったブロックに
は実装されていないから、ブロック０−１５のどのブロ
ックが実装されていて、トータルの実装容量が何ブロッ
クまたは何Ｍバイトであるか検知される。

予め電源容量が決っていて、実装容量に対する分割数り
の表がＲＯＭに格納されている場合は、実装容量が検知
されれば、そのデータまたは分割数りをリフレッシュ分
割数制御部３１に出力することにより領域が設定され、
最適なリフレッシュが行なわれる。

以下、予め＠源容量が分っていない場合の電源容量検知
手段であるＣＰＵＩＱの作用について説明する。

第３図は、メモリ装置の第２実施例の構成を示すブロッ
ク図であり、電源情報設定手段である電源情報設定装置
５０が設けられている点を除けば第１実施例と同じであ
り、同一符号を付した部分の説明は省略する。

電源情報設定装置５０にはデータバス４１．アドレスバ
ス４２．コントロールバス４３からなるパスライン４０
が接続され、パスライン４０を介して互いに他の装置と
結ばれている。

この電源情報設定装置５０は、選択的にコントローラ１
に接続されて電源を供給する装置であるプリンタエンジ
ン２を接続する時に、作業者がそのプリンタエンジン２
の情報、例えば電源容量のデータ、電源容量に対応する
コード、プリンタエンジン２のＩＤ番号あるいは機番コ
ード等をマニュアルで設定するためのものである。

あるいは、エンジンＩ／Ｆ１５とコントローラＩ／Ｆ４
７とを接続するコネクタ、または図示しない電源コネク
タの形状を判別して、プリンタエンジン２の情報を機械
的に検知して設定するものでもよい。

電源オン時に、既に説明したように、ＣＰＵ１０は先ず
最大分割数「１６」を設定してリフレッシュをスタート
させた後、ＤＲＡＭ２１の実装容量を検知する。

つぎに、ＣＰＵ１０は電源情報設定袋Ｗ５０に設定され
たプリンタエンジン２の情報を読取って、その情報が直
接電源容量を示すデータであればそのまま、その他の情
報であれば、例えば予めＲＯＭに格納しておいた対照表
によって電源容量を検知することが出来る。

電源容量検知と実装容量検知とは、何れが先に行なわれ
てもよいが、この両者が検知されれば既に示した表によ
り最適な分割数りが得られる。

電源容量検知手段であるＣＰＵ１０のもう１つの作用を
示すメモリ装置の第３実施例は、ＣＰＵ１０がエンジン
Ｉ／Ｆ　１５とプリンタエンジン２のコントローラＩ／
Ｆ４７を介してＣＰＵ４Ｂから電源容量に関する情報を
入力するものであり。

その構成は第１図に示した第１実施例と同一である。

この第３実施例は、第２実施例における電源情報設定手
段５０から読取る代りに、プリンタエンジン２の図示し
ないＲＯＭに予め格納されている情報をＣＰＵ４６から
入力するものであるから。

電源容量を検知する時にｃｐＵｌｏがプリンタエンジン
２の情報を入力すれば、それ以降は第２実施例と同様に
処理すればよい。

以上説明したように、この発明によれば、同じコントロ
ーラ１がプリンタのシステムが変更されたり、異なるプ
リンタに使用されたりして、接続されるプリンタエンジ
ンから供給される１！源容量が変れば電源容量検知手段
がその電源容量を検知し、ＤＲＡＭボード等が増設され
て全ＤＲＡＭの実装容量が変れば実装容量検知手段がそ
の実装容量を検知して、リフレッシュ電流が電源容量を
超えない範囲で実装容量の分割数りを最小に設定し、そ
の分割数りに応じて全ＤＲＡＭを分けた各領域毎にリフ
レッシュを行なうから、リフレッシュの所要時間が最小
になりパフォーマンスが向上する。

以上、この発明をプリンタに実施した例について説明し
たが、この発明はプリンタに限定されるものではなく、
オプションとしてＤＲＡＭボードやＤＲＡＭを備えた増
設・差換ボード等が用意されているＯＡ機器等にも適用
することが出来る。

〔発明の効果〕

以上説明したように、この発明によれば、ＤＲＡＭの実
装容量あるいは供給される電源容量に対応して、電源容
量を超えるリフレッシュ電流が流れる恐れがなく、パフ
ォーマンスのよいリフレッシュを行なうＤＲＡＭを備え
たメモリ装置を提供することが出来る。

【図面の簡単な説明】

第１図はこの発明によるプリンタのメモリ装置の第１及
び第３実施例の構成を示すブロック図、 第２図は同じくそのリフレッシュサイクルの例を示すタ
イミング図。 第３図は同じくその第２実施例の構成を示すブロック図
。 第４図は同じくそのメモリ装置が使用されているコント
ローラの構成例を示すブロック図である。 １・・・コントローラ（プリンタコントローラ）２・・
・プリンタエンジン（電源を供給する接続装置り３・・
・ホストマシン　　４・・・操作パネル１０・・−ＣＰ
Ｕ　（実装容量検知手段、電源容量検知手段、情報入力
手段） ｌ　３−ＲＡＭ　　　　　ｌ　４・ＶＲＡＭ１８・・・
増設ＲＡＭ　　　２０・・・ＤＲＡＭ装置２１・・・Ｄ
ＲＡＭ　　　　３０・・・リフレッシュ装置３１・・・
リフレッシュ分割数制御部 ３２・・・リフレッシュ制御部 ３３・・・リフレッシュアドレスカウンタ３４・・・リ
フレッシュ／ＲＡＳ発生部５０・・・電源情報設定装置
（電源情報設定手段）第１ 図 第３図

Claims (1)

1. 【特許請求の範囲】 １　ＤＲＡＭの一部を着脱することによりその実装容量
   を変えることが出来るＤＲＡＭを備えたメモリ装置にお
   いて、 前記ＤＲＡＭの実装容量を検知する実装容量検知手段と
   、 その実装容量検知手段が検知した前記実装容量に応じて
   前記ＤＲＡＭを１個または複数個の領域に分割する領域
   設定手段と、 その領域設定手段により分割された各領域毎に前記ＤＲ
   ＡＭをリフレッシュするリフレッシュ手段とを設けたこ
   とを特徴とするＤＲＡＭを備えたメモリ装置。 ２　このメモリ装置に供給し得る電源容量がそれぞれ異
   なる装置を選択的に接続することが出来るＤＲＡＭを備
   えたメモリ装置において、 接続された前記装置からこのメモリ装置に供給し得る前
   記電源容量を検知する電源容量検知手段と、 その電源容量検知手段が検知した前記電源容量に応じて
   前記ＤＲＡＭを１個または複数個の領域に分割する領域
   設定手段と、 その領域設定手段により分割された各領域毎に前記ＤＲ
   ＡＭをリフレッシュするリフレッシュ手段とを設けたこ
   とを特徴とするＤＲＡＭを備えたメモリ装置。 ３　このメモリ装置に供給し得る電源容量がそれぞれ異
   なる装置を選択的に接続し、さらにＤＲＡＭの一部を着
   脱することによりその実装容量を変えることが出来るＤ
   ＲＡＭを備えたメモリ装置において、 接続された前記装置からこのメモリ装置に供給し得る前
   記電源容量を検知する電源容量検知手段と、 前記ＤＲＡＭの実装容量を検知する実装容量検知手段と
   、 その実装容量検知手段が検知した前記実装容量と前記電
   源容量検知手段が検知した前記電源容量とに応じて前記
   ＤＲＡＭを１個または複数個の領域に分割する領域設定
   手段と、 その領域設定手段により分割された各領域毎に前記ＤＲ
   ＡＭをリフレッシュするリフレッシュ手段とを設けたこ
   とを特徴とするＤＲＡＭを備えたメモリ装置。 ４　請求項２及び３記載のＤＲＡＭを備えたメモリ装置
   において、接続された前記装置からこのメモリ装置に供
   給し得る電源の情報を設定する電源情報設定手段を設け
   、その電源情報設定手段に設定された電源情報に基づい
   て、前記電源容量検知手段が電源容量を検知するように
   したことを特徴とするＤＲＡＭを備えたメモリ装置。 ５　請求項２及び３記載のＤＲＡＭを備えたメモリ装置
   において、接続された前記装置から情報を入力する情報
   入力手段を設け、その情報入力手段により前記装置から
   入力した情報に基づいて、前記電源容量検知手段が前記
   装置からこのメモリ装置に供給し得る電源容量を検知す
   るようにしたことを特徴とするＤＲＡＭを備えたメモリ
   装置。