【発明の詳細な説明】
【発明の目的］
（産業上の利用分野）
この発明は、与えられるデータをクロック信号に同期し
て保持して出力するフリップフロツプ回路に関し、特に
クロック信号に対して非同期となる入力データを処理す
るのに好適なフリツプフ０ツプ回路に関する
（従来の技術）
従来から用いられているフリツプ７ロツプ回路（以下ｒ
Ｆ／Ｆ回路」と吋ぶ）には、例えば第５図に示すような
ものがある。
第５図はマスタスレーブ型と呼ばれるラッチ型のＦ／Ｆ
回路の構或を示】図である。
第５図において、Ｆ／Ｆ回路は、そのマスク部及びスレ
ーブ部がクロック信号（ＧＫ＞の一方の状態（例えばハ
イレベル状態）でインバータとして動作するクロックド
インバータと、クＯツク信号（ＧＫ）の他方の状態（例
えばロウレベル状ｗＡ）でインバータとして動作するク
ロックドインバー夕と、通常のインバータから構成され
ている。マスク部及びスレープ部では、クＯツクドイン
バータの出力端がインパータの入力端に接続され、イン
バータの出力端がクロックドインバータの入力端に接続
されてなるラッチ回路によって、与えられるデータをラ
ッチする。
このような構成にあって、Ｆ／Ｆ回路は、第６図に示す
ように、マスク部がクロック信＠ＣＫの前半部分くハイ
レベル状態時）で入力データ（Ｄ）を取込んで保持し、
スレーブ部がクロック信号ＣＫの後半部分く口ウレベル
状態時〉でマスク部が保持した入力データを取込んで保
持する。これにより、Ｆ／Ｆ回路は、クロック信号ＣＫ
の立ち下がりエッジの入力データを１クロックの期間保
持する。
このようなＦ／Ｆ回路に備えられたラッチ回路にＪ５い
て、インバータ及びクロックドインバータを５ｖの電源
電圧で動作させた場合に、それぞれのスレッショルド電
圧がともに２．５■であるとすると、第５図に示すａ点
の電位は、ＯＶ．５Ｖ以外に２．５■の中間電位で安定
することがある。
このような状態は、Ｏｖあるいは５ｖの電位となる安定
状態に対して、準安定状態と呼ばれるが、この準安定状
態は強い安定状態ではなく、僅かな外乱によって一方の
安定状態に移行してしまう。
この準安定状態が回路上で発生すると、後段の回路では
入力レベルが確定せず、回路自身の電気的特性により入
力のレベルを゛０゛あるいは１１ １ １＋として判断
してしまう。しかしながら、準安定状態は強い安定状態
ではないため、準安定状態から突然に一方の安定状態に
移行すると、誤動作を沼くおそれがある。
例えば、第７図に示すように、演算時間の短かい演算回
路Ａと演算時間の長い演算回路Ｂが、第５図に示した構
成のＦ／Ｆ回路１の出力Ｑを受けて同様な演算を行ない
、同一の演算結果をそれぞれ対応したレジスタＡ．Ｂに
格納しようとする場合に、Ｆ／Ｆ回路１が準安定状態か
ら突然安定状蟻に移行すると、演算回路Ｂの演算が遅い
ため、異なった内容がそれぞれのレジスタＡ．Ｂに格納
されてしまうという不具合が生じる。
第８図はダイナミック型のＦ／Ｆ回路の構成を示す図で
ある。
第８図に示すダイナミック型のＦ／Ｆ回路は、それぞれ
のクロックドインバータの出力端に寄生する寄生容ｍＣ
を利用して入力データを保持する。
このようなＦ／Ｆ回路は、厳密には準安定状態は存在し
ない。
しかしながら、入力データを保持しようとした瞬間のデ
ータが、ＩＩ Ｏ ＩＴレベルあるいは゛１″レベル以
外の中間雷佇の場合に、入力データの僅かな変化が出力
電位の反転を引き起こす。このため、このようなＦ／Ｆ
回路の後段に接続される回路に対して、第５図に示した
スタティック型の１：／Ｆ回路と同様な不具合が生じる
ことになる。
（ｆｅ明が解決しようとする課題）
上記したように、スタティック型あるいはダイナミック
型のＦ／Ｆ回路では、準安定状態から安定状態に移行す
る際に、Ｆ／Ｆ回路の出力を受ける後段の回路で誤動作
が生じるという不貝合があった。これは、入力データを
保持しようとする際に入力データのレベルが確定してい
ないことに起因している。
したがって、通常のＦ／Ｆ回路では、入力データを取り
込もうとする信号の立ら上がりあるいは立ち下がりエッ
ジの前後に対して、入力データがある程度の時間確定し
ているように仕様（スベツク）が定められている。しか
しながら、同期システムにおいて、外部から与えられる
入力データがクロック信号に対して非同期となる場合に
は、入力データが上述したようなスペックを常に満足ず
ることは不可能となる。このため、クロック信号に刻し
て非同期となる入力データを受けるＦ／Ｆ回路では、上
記したような不具合を泡えている。
このような問題に対して、従来では、多数のＦ／Ｆ回路
を直列接続して、中間レベルの入力データを多数のＦ／
Ｆ回路を通過させることにより、出力のレベルを゛１″
レベルあるいは゛゜Ｏ′゛レベルに確定させていた。し
かしながら、このような対策にあっては、相当量のＦ／
Ｆ回路が必要となり、構成が大型化してしまうという不
具合が生じることになる。
そこで、この発明は、上記に鑑みてなされたものであり
、その目的とするところは、クロック信号に対して非同
期となる入力データであっても、構或の大型化を眉くこ
となく、出力の安定化を図ったフリップフロツブ回路を
提供することある。
［発明の構成］
（Ｘ！題を解決するための手段）
上記目的を達成するために、この発明は、論理的に“１
′′レベル及び“Ｏ Ｉ＋レベルの安定状態に準する準
安定状態をとり、クロック信号の一方の状態に同期して
与えられるデータを保持するラッチ回路とクロック信号
の他方の状態に同期して与えられるデータを保持するラ
ッチ回路を少なくとも３つ以上交互に縦続接続してなり
、初段のラッチ回路と次段のラッチ回路が準安定状態と
なる入力電位がぞれそれ異なることを要旨とする。
（作用）
上記構成において、この発明は、初段のラッチ回路と次
段のラッチ回路が準安定状態となる入力電位を変えて、
初段のラッチ回路が準安定状態となっても、次段のラッ
チ回路が安定状態となるようにして、出ノＪ電位を確実
な“Ｏ ＩＴレベル状態あるいは“１″レベル状態にし
ている。
（実施例〉
以下図面を用いてこの発明の実施例を説明する。
この発明では、従来が準安定状態を発生させないように
していたのに対して、初段のラッチ回路にあっては準安
定状態が発生することは避けられないものとして、次段
以降において対策を講ずるようにしている。
第１図はこの発明の第１の実施例に係るＦ／Ｆ回路の構
成を示す図である。
第１図において、Ｆ／Ｆ回路は、３段の縦続接続された
ラッチ回路１１．１３．１５を備えている。それぞれの
ラッチ回路１１．１３．１５は、インバータとクロック
ドインバータとから構成されている。
ラッチ回路１１．１５は、インバータの出力端がクＯツ
ク信号（ＧＫ）の一方の状態（例えばハイレベル状態）
でインバータとして動作するクロックドインバータの入
力端に接続され、このクロックドインバータの出力端が
インバータの入力端に接続されて構成されている。
ラッチ回路１３は、インバータの出力端がクロック信号
（ＧＫ）の他方の状態（例えばロウレベル状態）でイン
バータとして動作するクロックドインバータの入力端に
接続され、このクロックドインバータの出力端がインバ
ータの入力端に接続されて構成されている。
ラッチ回路１１は、クロック信号（ＣＫ）の一方の状態
でインバータとして動作するクロックドインバータを介
してラッチ回路１３に接続され、ラッチ回路１３は、ク
ロック信号（ＣＫ）の他方の状態でインバータとして動
作するクロックドインバータを介してラッチ回路１５に
接続されている。
ラッチ回路１１には、入力データ（Ｄ）がクロック信＠
（ ｃ Ｋ ）の他方の状態でインバータとして動作
するクロックドインバータを介して与えられており、ラ
ッチ回路１５の出力は２段に直列接続されたインバータ
を介して出力（Ｑ）として後段に与えられる。
ラッチ回路１１は、電′ｍ電位を５■に設定した場合に
、第１図中ａ点及びｂ点が２．５Ｖ程度で準安定状態と
なるように、スレッショルド電圧が設定されている。ま
た、ラッチ回路１３は、第１図中Ｃ点が２．８ｖ程度、
第１図中ｄ点が２．３Ｖ程度で準安定状態となるように
、スレツショルド電圧が設定されている。
次に、この第１の実施例の作用を、第２図に示すタイミ
ングチャートを用いて説明する。
クロック信号の立ち上がりエッジで、入力データ（Ｄ）
が第２図に示すように２．５ｖ程度の中＠電位であると
すると、この中間電位の入力データがラッチ回路１１に
取込まれて、クロック信号ＧＫがハイレベル状態の期間
ラッチ回路１１により保持される。この間、 出力はラ
ッチ回路１５により保持されており、Ｆ／Ｆの出力には
回路１１が中間電位を保持している影響はない。これに
より、第１図中ｂ点の電位は、第２図に示すように中間
電位となり、ラッチ回路１１に保持された中間電位の入
力データは、クロック信号がハイレベル状態でラッチ回
路１３に与えられる。
ラッチ回路１３は、中間電位の入力データを受番ノるが
、第１図中Ｃ点，ｄ点の準安定状態となる電位がそれぞ
れ２．８Ｖ，２．３Ｖに設定されているために、ラッチ
回路１３は準安定状態にはならず、ｄ点の電位は第２図
に示すように中間電位よりも高くなる。
このような状はで、クロック信号がハイレベル状態から
ロウレベル状態になると、ラッチ回路１３は、ラッチ回
路１１と電気的に切り離される。
これにより、第１図中ｄ点の電位は、第２図に示すよう
に電源電圧の５ｖまで上昇する。したがって、ラッチ回
路１５は、ラッチ回路１３の５Ｖに達した出力を取込み
保持し、ハイレベル状態として確実な５ｖの出力Ｑを与
える。
このように、この第１の実施例では、初段のラッチ回路
１１が準安定状態になっても、次段のラッチ回路１３を
安定状態とすることにより、出力を確実なハイレベル状
態として安定化させることができる。
第３図はこの発明の第２の実施例に係るＦ／Ｆ回路の構
成を示す図である。
第３図において、Ｆ／Ｆ回路は、３段に縦続接続された
クロックドインバータＣＩｌ〜ＣＴ３を備えている。入
力データ（Ｄ）はクロック信号ＣＫの一方の状Ｒ（口ウ
レベル状態〉でインバータとして動作するクロックドイ
ンバータＣＩ１に与えられ、出力Ｑはクロック信号ＧＫ
の他方の状態〈ハイレベル状態）でインバータとして動
作する）クロックドインバー夕の出力を反転した信号と
して得ている。
また、クロックドインパータＣＩ１は、その入出力特性
が第４図（Ａ）に示すように設定されており、クロック
ドインバータＣＩ２は、その入出力特性が第４図（Ｂ）
に示すように設定されている。すなわち、クロックドイ
ンバータＣＩ１は、３Ｖ程度の入力電圧で出力電圧が中
間電位（２．５Ｖ）となるのに対して、クロックドイン
バータＣＩ２は、２．５ｖの入力電圧で出力電圧が０．
５ｖＰｉ！度となる。
これにより、初段のクロックドインバータＣｌ１が準安
定状態となっても、次段のクロックドインバータＣ［２
は、その出力が確実なロウレベル状態となり、クロック
ドインバータＣＩ２は安定状態となる。したがって、初
段のクロックドインバー夕が準安定状態となっても、Ｆ
／Ｆ回路の出力Ｑを安定化させることができるようにな
る。
［発明の効果］
以上説明したように、この発明によれば、初段のラッチ
回路が準安定状態となっても、次段のラッチ回路を安定
状態にするようにした。ざらに、ラッチ回路を３段以上
とすることにより初段のラッチ回路が準安定状態となっ
た影響は外部出力に現われなくなるので、クロック信号
に対して非同期となる入力データであっても、出力を確
実なＩＩ Ｏ ＩＩレベル状態あるいは゛′１″レベル
状態として、出力を安定化させることができるようにな
る。Detailed Description of the Invention [Object of the Invention] (Industrial Application Field) The present invention relates to a flip-flop circuit that holds and outputs given data in synchronization with a clock signal, and particularly relates to a flip-flop circuit that holds and outputs given data in synchronization with a clock signal. Related to a flip-flop circuit suitable for processing input data (prior art)
For example, there is a type of F/F circuit shown in FIG. Figure 5 shows a latch type F/F called master-slave type.
FIG. 2 is a diagram showing the structure of the circuit. In FIG. 5, the F/F circuit includes a clocked inverter whose mask portion and slave portion operate as an inverter in one state (for example, high level state) of a clock signal (GK>), and a clocked inverter whose mask portion and slave portion operate as an inverter when the clock signal (GK> It consists of a clocked inverter that operates as an inverter in the other state (for example, low level wA) and a normal inverter.In the mask section and the slave section, the output end of the clocked inverter is connected to the input end of the inverter. The output terminal of the inverter is connected to the input terminal of the clocked inverter to latch the applied data.In such a configuration, the F/F circuit is shown in FIG. As shown in FIG.
When the slave section is in the low level state of the second half of the clock signal CK, the input data held by the mask section is taken in and held. As a result, the F/F circuit receives the clock signal CK.
The input data on the falling edge of is held for one clock period. When the inverter and clocked inverter in the latch circuit provided in such an F/F circuit are operated with a power supply voltage of 5V, and the respective threshold voltages are both 2.5■, The potential at point a shown in Figure 5 is OV. In addition to 5V, it may be stabilized at an intermediate potential of 2.5V. This state is called a metastable state, as opposed to a stable state with a potential of Ov or 5V, but this metastable state is not a strongly stable state and can shift to one stable state with the slightest disturbance. . When this metastable state occurs in a circuit, the input level is not determined in the subsequent circuit, and the input level is determined to be ``0'' or 11 1 1+ based on the electrical characteristics of the circuit itself. However, since the metastable state is not a strongly stable state, a sudden transition from the metastable state to one stable state may result in malfunction. For example, as shown in FIG. 7, an arithmetic circuit A with a short calculation time and an arithmetic circuit B with a long calculation time receive the output Q of the F/F circuit 1 having the configuration shown in FIG. are carried out, and the same operation results are stored in the corresponding registers A. If the F/F circuit 1 suddenly shifts from a quasi-stable state to a stable state when trying to store data in register A.B, different contents will be stored in each register A. A problem arises in that the data is stored in B. FIG. 8 is a diagram showing the configuration of a dynamic type F/F circuit. The dynamic type F/F circuit shown in FIG. 8 has a parasitic capacitance mC parasitic at the output terminal of each clocked inverter.
Use to hold input data. Strictly speaking, such an F/F circuit does not have a metastable state. However, if the data at the moment when the input data is to be held is at an intermediate level other than the II O IT level or the "1" level, a slight change in the input data causes an inversion of the output potential.For this reason, F/F like this
The same problem as the static type 1:/F circuit shown in FIG. 5 will occur in the circuit connected to the subsequent stage of the circuit. (Problem that FE Ming is trying to solve) As mentioned above, in a static type or dynamic type F/F circuit, when transitioning from a metastable state to a stable state, the subsequent circuit that receives the output of the F/F circuit There have been some cases where malfunctions have occurred. This is due to the fact that the level of the input data is not determined when attempting to hold the input data. Therefore, in a normal F/F circuit, the specifications are set so that the input data is fixed for a certain period of time before and after the rising or falling edge of the signal from which input data is to be taken. ing. However, in a synchronous system, when input data provided from the outside is asynchronous with respect to a clock signal, it is impossible for the input data to always satisfy the above-mentioned specifications. For this reason, F/F circuits that receive input data that is asynchronous to the clock signal suffer from the above-mentioned problems. Conventionally, to solve this problem, a large number of F/F circuits are connected in series, and intermediate level input data is transferred to a large number of F/F circuits.
By passing through the F circuit, the output level can be set to ``1''.
It was fixed at level or ゛゜O'゛ level. However, such measures require a considerable amount of F/
This requires an F circuit, resulting in an increase in the size of the configuration. Therefore, the present invention has been made in view of the above, and its purpose is to output data without worrying about increasing the size of the input data, even if the input data is asynchronous to the clock signal. It is an object of the present invention to provide a flip-flop circuit which is designed to stabilize. [Structure of the invention] (Means for solving problem
A latch circuit that maintains a quasi-stable state similar to the stable state of the '' level and the O The main idea is that at least three latch circuits that hold data to be stored are alternately connected in cascade, and the input potentials at which the first-stage latch circuit and the next-stage latch circuit reach a quasi-stable state are different. ( Effect) In the above configuration, the present invention changes the input potential at which the first-stage latch circuit and the next-stage latch circuit enter a quasi-stable state,
Even if the first stage latch circuit is in a quasi-stable state, the next stage latch circuit is in a stable state, and the output J potential is kept in a reliable "OIT" level state or "1" level state. ( Embodiments> Embodiments of the present invention will be described below with reference to the drawings.In the present invention, whereas the conventional method prevents the occurrence of a metastable state, the first stage latch circuit prevents the occurrence of a metastable state. Since the occurrence of such a problem is unavoidable, countermeasures are taken in the subsequent stages. Fig. 1 is a diagram showing the configuration of an F/F circuit according to a first embodiment of the present invention. In the figure, the F/F circuit includes three stages of cascade-connected latch circuits 11, 13, and 15. Each latch circuit 11, 13, and 15 is composed of an inverter and a clocked inverter. The latch circuit 11.15 is configured so that the output terminal of the inverter is in one state of the clock signal (GK) (for example, a high level state).
The clocked inverter is connected to the input end of a clocked inverter that operates as an inverter, and the output end of this clocked inverter is connected to the input end of the inverter. In the latch circuit 13, the output end of the inverter is connected to the input end of a clocked inverter that operates as an inverter when the clock signal (GK) is in the other state (for example, low level state), and the output end of this clocked inverter is connected to the input end of the inverter. It is configured by being connected to the end. The latch circuit 11 is connected to the latch circuit 13 via a clocked inverter that operates as an inverter in one state of the clock signal (CK), and the latch circuit 13 operates as an inverter in the other state of the clock signal (CK). The latch circuit 15 is connected to the latch circuit 15 via a clocked inverter. The latch circuit 11 receives input data (D) as a clock signal @
(cK) is applied via a clocked inverter that operates as an inverter, and the output of the latch circuit 15 is applied to the subsequent stage as an output (Q) via an inverter connected in series in two stages. . The threshold voltage of the latch circuit 11 is set so that when the electric potential 'm is set to 5cm, points a and b in FIG. 1 are in a quasi-stable state at about 2.5V. In addition, the latch circuit 13 has a voltage of about 2.8V at point C in FIG.
The threshold voltage is set so that the point d in FIG. 1 is in a quasi-stable state at about 2.3V. Next, the operation of this first embodiment will be explained using the timing chart shown in FIG. At the rising edge of the clock signal, the input data (D)
As shown in FIG. 2, the input data of this intermediate potential is taken into the latch circuit 11, and the latch circuit 11 outputs the data while the clock signal GK is at a high level. Retained. During this time, the output is held by the latch circuit 15, and the output of the F/F is not affected by the circuit 11 holding the intermediate potential. As a result, the potential at point b in FIG. 1 becomes an intermediate potential as shown in FIG. It will be done. The latch circuit 13 receives input data at an intermediate potential, but since the quasi-stable potentials at points C and d in FIG. 1 are set to 2.8V and 2.3V, respectively, The latch circuit 13 does not enter a quasi-stable state, and the potential at point d becomes higher than the intermediate potential as shown in FIG. In this state, when the clock signal changes from a high level state to a low level state, the latch circuit 13 is electrically disconnected from the latch circuit 11. As a result, the potential at point d in FIG. 1 rises to 5V of the power supply voltage, as shown in FIG. Therefore, the latch circuit 15 takes in and holds the output of the latch circuit 13 that has reached 5V, and provides a reliable output Q of 5V as a high level state. In this way, in this first embodiment, even if the first stage latch circuit 11 becomes a quasi-stable state, the next stage latch circuit 13 is brought into a stable state, thereby stabilizing the output at a reliable high level state. can be done. FIG. 3 is a diagram showing the configuration of an F/F circuit according to a second embodiment of the invention. In FIG. 3, the F/F circuit includes clocked inverters CI1 to CT3 connected in cascade in three stages. The input data (D) is given to the clocked inverter CI1 which operates as an inverter in one state R (low level state) of the clock signal CK, and the output Q is given to the clock signal GK.
The output of the clocked inverter (which operates as an inverter in the other state (high level state)) is obtained as an inverted signal. Furthermore, the input/output characteristics of the clocked inverter CI1 are set as shown in FIG. 4(A), and the input/output characteristics of the clocked inverter CI2 are set as shown in FIG. 4(B).
The settings are as shown below. That is, the clocked inverter CI1 has an output voltage of an intermediate potential (2.5V) with an input voltage of about 3V, whereas the clocked inverter CI2 has an output voltage of 0.5V with an input voltage of about 2.5V.
5vPi! degree. As a result, even if the first stage clocked inverter Cl1 enters a quasi-stable state, the next stage clocked inverter C[2
, its output becomes a reliable low level state, and the clocked inverter CI2 becomes stable. Therefore, even if the first stage clocked inverter becomes metastable, F
It becomes possible to stabilize the output Q of the /F circuit. [Effects of the Invention] As described above, according to the present invention, even if the first stage latch circuit is in a quasi-stable state, the next stage latch circuit is brought into a stable state. Roughly speaking, by using three or more stages of latch circuits, the effect of the first stage latch circuit being in a quasi-stable state will not appear on the external output, so even if the input data is asynchronous to the clock signal, the output will not be affected. It becomes possible to stabilize the output as a reliable II O II level state or a "'1" level state.
【図面の簡単な説明】[Brief explanation of the drawing]
第１図はこの発明の第１の実施例に係るフリップフロッ
プ回路の構成を示す図、第２図は第１図に示すフリップ
フロツブ四路のタイミングチャート、第３図はこの発明
の第２の実施例に係るフリップ７ロツブの構或を示す図
、第４図（八）及び同図（Ｂ）は第３図に示すクロック
ドインバータの入出力特性を示す図，第５図は従来のス
タディック型のフリップ７ロップ圓路の構成を示す図、
第６図は第５図に示すフリップフロツブ回路のタイミン
グチャート、第７図は第５図に示したフリップフロツブ
回路を用いた回路の構成を示す図、第８図は従来のダイ
ナミック型のフリップ７ロップ回路の構成を示す図であ
る。
１１．１３．１５・・・ラッチ回路FIG. 1 is a diagram showing the configuration of a flip-flop circuit according to a first embodiment of the present invention, FIG. 2 is a timing chart of the four-way flip-flop circuit shown in FIG. 1, and FIG. Figures 4 (8) and 4 (B) are diagrams showing the input/output characteristics of the clocked inverter shown in Figure 3, and Figure 5 is a diagram showing the structure of the flip 7 lobes according to the embodiment of the present invention. A diagram showing the configuration of a static type flip 7-lop circle,
Figure 6 is a timing chart of the flip-flop circuit shown in Figure 5, Figure 7 is a diagram showing the configuration of a circuit using the flip-flop circuit shown in Figure 5, and Figure 8 is a diagram of the conventional dynamic type circuit. FIG. 3 is a diagram showing the configuration of a flip-7 flop circuit. 11.13.15...Latch circuit