JPH0318121A - 半導体集積回路装置及びその構成方法 - Google Patents
半導体集積回路装置及びその構成方法Info
- Publication number
- JPH0318121A JPH0318121A JP1152900A JP15290089A JPH0318121A JP H0318121 A JPH0318121 A JP H0318121A JP 1152900 A JP1152900 A JP 1152900A JP 15290089 A JP15290089 A JP 15290089A JP H0318121 A JPH0318121 A JP H0318121A
- Authority
- JP
- Japan
- Prior art keywords
- pla
- input
- blocks
- variables
- block
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
半導体集積回路装置の構戒方法、特に、大規模ＰＬＡの
構戒方法に関し、 複数のＰＬＡの大きさを揃えて、作業効率やレイアウト
効率を改善することを目的とし、複数のＰＬＡブロック
を使用する半導体集積回路装置の構成方法において、１
つのＰＬＡブロンクの入力変数に、他のＰＬＡブロック
の入力変数のうちの異なる入力変数およびブロック選択
用入力変数を加えて１つのＰＬＡブロックの入力信号数
を拡大し、該拡大を他のＰＬＡブロックについても同様
に行って全てのＰＬＡブロックの人力信号数を同一にす
る段階と、１つのＰＬＡブロックの出力変数に、他のＰ
ＬＡブロックの出力変数のうちの異なる出力変数を加え
て１つのＰＬＡブロックの出力信号数を拡大し、該拡大
を他のＰＬＡブロックについても同様に行って全てのＰ
ＬＡブロックの出力信号数を同一にする段階と、を含ん
で構威している。
構戒方法に関し、 複数のＰＬＡの大きさを揃えて、作業効率やレイアウト
効率を改善することを目的とし、複数のＰＬＡブロック
を使用する半導体集積回路装置の構成方法において、１
つのＰＬＡブロンクの入力変数に、他のＰＬＡブロック
の入力変数のうちの異なる入力変数およびブロック選択
用入力変数を加えて１つのＰＬＡブロックの入力信号数
を拡大し、該拡大を他のＰＬＡブロックについても同様
に行って全てのＰＬＡブロックの人力信号数を同一にす
る段階と、１つのＰＬＡブロックの出力変数に、他のＰ
ＬＡブロックの出力変数のうちの異なる出力変数を加え
て１つのＰＬＡブロックの出力信号数を拡大し、該拡大
を他のＰＬＡブロックについても同様に行って全てのＰ
ＬＡブロックの出力信号数を同一にする段階と、を含ん
で構威している。
〔産業上の利用分野］
本発明は、半導体集積回路装置の構戒方法に関し、特に
、複数のＰＬＡブロックを使用して構成する大規模ＰＬ
Ａの構戒方法に関する。
、複数のＰＬＡブロックを使用して構成する大規模ＰＬ
Ａの構戒方法に関する。
ＡＮＤ−ＯＲ２段階論理によって任意の論理機能を実現
するＰ Ｌ Ａ （Ｐｒｏｇｒａｎａ＋ａｂｌｅ Ｌｏ
ｇｉｃ Ａｒｒａｙ）は、多品種少量生産に適し、近年
、大規模な半導体集積回路装置にも一部で使用されるよ
うになってきた。
するＰ Ｌ Ａ （Ｐｒｏｇｒａｎａ＋ａｂｌｅ Ｌｏ
ｇｉｃ Ａｒｒａｙ）は、多品種少量生産に適し、近年
、大規模な半導体集積回路装置にも一部で使用されるよ
うになってきた。
［従来の技術〕
第５図は１つのＰＬＡを示す図であり、一例として３つ
の入力信号ｘｌ−Ｘ３、２つの出力信号ｙ＋，）’ｚ、
６つの積項Ｐ１〜Ｐ６を持つＰＬＡの論理構造を示す図
である。こうしたＰＬＡではＡＮＤアレイ１および○Ｒ
アレイ２の●で示す部分を選択的に接続（プログラム）
して、任意の論理機能を実現する。一般に、Ｄ Ｍ Ａ
Ｃ （ＤｉｒｅｃｔＭｅｍｏｒｙ Ａｃｃｅｓｓ Ｃ
ｏｎｔｒｏｌｌｅｒ）等の大規模集積回路装置を大規模
ＰＬＡで構成する場合には、いくつかのＰＬＡで各機能
ブロックを実現し、これらのＰＬＡブロンクをチップ上
にレイアウトする方法が採られる。通常、各ＰＬＡブロ
ックの大きさは入力信号数、出力信号数および積項数に
依存し、これらの数は実現すべき論理機能毎に決められ
る。
の入力信号ｘｌ−Ｘ３、２つの出力信号ｙ＋，）’ｚ、
６つの積項Ｐ１〜Ｐ６を持つＰＬＡの論理構造を示す図
である。こうしたＰＬＡではＡＮＤアレイ１および○Ｒ
アレイ２の●で示す部分を選択的に接続（プログラム）
して、任意の論理機能を実現する。一般に、Ｄ Ｍ Ａ
Ｃ （ＤｉｒｅｃｔＭｅｍｏｒｙ Ａｃｃｅｓｓ Ｃ
ｏｎｔｒｏｌｌｅｒ）等の大規模集積回路装置を大規模
ＰＬＡで構成する場合には、いくつかのＰＬＡで各機能
ブロックを実現し、これらのＰＬＡブロンクをチップ上
にレイアウトする方法が採られる。通常、各ＰＬＡブロ
ックの大きさは入力信号数、出力信号数および積項数に
依存し、これらの数は実現すべき論理機能毎に決められ
る。
第６図は例えばＤＭＡＣの各機能を大規模ＰＬＡで実現
した場合の各ＰＬＡブロックの大きさを説明する図で、
Ｇ＋，Ｇｚ ，Ｇ３ ，Ｇ４ ， ・・・・・・はそ
れぞれの機能毎のＰＬＡブロノクである。この図におい
て最も面積（あるいはパターン）の小さいＧ１は１３個
の入力信号と５８個の積項によって７個の出力信号を得
ている。一方、最も面積（あるいはパターン）の大きい
Ｇ３は１７個の入力信号と３２１個の積項で７個の出力
信号を得ている。
した場合の各ＰＬＡブロックの大きさを説明する図で、
Ｇ＋，Ｇｚ ，Ｇ３ ，Ｇ４ ， ・・・・・・はそ
れぞれの機能毎のＰＬＡブロノクである。この図におい
て最も面積（あるいはパターン）の小さいＧ１は１３個
の入力信号と５８個の積項によって７個の出力信号を得
ている。一方、最も面積（あるいはパターン）の大きい
Ｇ３は１７個の入力信号と３２１個の積項で７個の出力
信号を得ている。
しかしながら、このような従来の半導体集積回路装置の
構戊方法にあっては、複数のＰＬＡの面積（あるいはパ
ターン）がそれぞれ異なっていたために、それぞれ個別
に設計や検証をしなければならず作業効率が悪いといっ
た問題点や、また、例えば、第６図のとおりに配置しよ
うとするとＧ．，Ｇ２，Ｇ．の右側にそれぞれ空き領域
（破線で示す）を生し、チップ上に配置する際のレイア
ウト効率が悪いといった問題点があった。
構戊方法にあっては、複数のＰＬＡの面積（あるいはパ
ターン）がそれぞれ異なっていたために、それぞれ個別
に設計や検証をしなければならず作業効率が悪いといっ
た問題点や、また、例えば、第６図のとおりに配置しよ
うとするとＧ．，Ｇ２，Ｇ．の右側にそれぞれ空き領域
（破線で示す）を生し、チップ上に配置する際のレイア
ウト効率が悪いといった問題点があった。
そこで本発明は、複数のＰＬＡブロンクの大きさを揃え
て、作業効率やレイアウト効率を改善することを目的と
している。
て、作業効率やレイアウト効率を改善することを目的と
している。
本発明に係る半導体集積回路装置の構成方法は上記目的
達戒のために、複数のＰＬＡブロンクを使用する半導体
集積回路装置の構成方法において、１つのＰＬＡブロソ
クの人力変数に、他のＰＬＡブロンクの人力変数のうち
の異なる入力変数およびブロック選択用入力変数を加え
て１つのＰＬＡブロノクの入力信号数を拡大し、該拡大
を他のＰＬＡブロックについても同様に行って全てのＰ
ＬＡブロックの人力信号数を同一にする段階と、１つの
ＰＬＡプロノクの出力変数に、他のＰＬＡフロンクの出
力変数のうちの異なる出力変敢を加えて１つのＰＬＡブ
ロックの出力信号数を拡大し、該拡大を他のＰＬＡブロ
ックについても同様に行って全てのＰＬＡブロックの出
力信号数を同一にする段階と、を含んで構威している。
達戒のために、複数のＰＬＡブロンクを使用する半導体
集積回路装置の構成方法において、１つのＰＬＡブロソ
クの人力変数に、他のＰＬＡブロンクの人力変数のうち
の異なる入力変数およびブロック選択用入力変数を加え
て１つのＰＬＡブロノクの入力信号数を拡大し、該拡大
を他のＰＬＡブロックについても同様に行って全てのＰ
ＬＡブロックの人力信号数を同一にする段階と、１つの
ＰＬＡプロノクの出力変数に、他のＰＬＡフロンクの出
力変数のうちの異なる出力変敢を加えて１つのＰＬＡブ
ロックの出力信号数を拡大し、該拡大を他のＰＬＡブロ
ックについても同様に行って全てのＰＬＡブロックの出
力信号数を同一にする段階と、を含んで構威している。
本発明では、複数のＰＬＡブロックの入力変数を全て含
むように入力信号が共通化され、また、複数のＰＬＡブ
ロックの出力変数を全て含むように出力信号が共通化さ
れる。このため、複数のＰＬＡブロックの積項数を適当
に分割することが可能になり、各々のＰＬＡブロックの
大きさを揃えることができ、作業効率やレイアウト効率
を改善することができる。
むように入力信号が共通化され、また、複数のＰＬＡブ
ロックの出力変数を全て含むように出力信号が共通化さ
れる。このため、複数のＰＬＡブロックの積項数を適当
に分割することが可能になり、各々のＰＬＡブロックの
大きさを揃えることができ、作業効率やレイアウト効率
を改善することができる。
〔実施例〕
以下、本発明を図面に基づいて説明する。
第１〜４図は本発明に係る半導体集積回路装置の構成方
法の一実施例を示す図である。
法の一実施例を示す図である。
第１図において、１０は入力信号数“４゜゛、出力信号
数“３′および積項数“７゛の第１のＰＬＡであり、ま
た、１１は入力信号数“３”、出力信号数“゜２゛゜お
よび積項数“５゛の第２のＰＬＡである。今、これらの
第１、第２のＰＬＡを論理構造を変えずに同一のチップ
上に配置した場合を考えると、入・出力信号数や積項数
の違いから各ＰＬＡのパターンが一定していないので前
述したように作業効率やレイアウト効率が悪くなる。
数“３′および積項数“７゛の第１のＰＬＡであり、ま
た、１１は入力信号数“３”、出力信号数“゜２゛゜お
よび積項数“５゛の第２のＰＬＡである。今、これらの
第１、第２のＰＬＡを論理構造を変えずに同一のチップ
上に配置した場合を考えると、入・出力信号数や積項数
の違いから各ＰＬＡのパターンが一定していないので前
述したように作業効率やレイアウト効率が悪くなる。
そこで、本実施例による構成方法では、以下の２つの段
階を含むようにしている。なお、２つの段階を行う順序
は特に規定しない。
階を含むようにしている。なお、２つの段階を行う順序
は特に規定しない。
役且生史上
すなわち、第２図において、１つのＰＬＡブロック（例
えば第１のＰＬＡ）の入力変数ｘｌ，ｘｔ ＋ ｘ：
＋ ＋ Ｘ４に、他のＰＬＡブロック（第２のＰＬＡ
）の入力変数ｘｌ ＋ Ｘ４ ＋ ｘＳのうちの異
なる人力変数（Ｘ，）を加えるとともに、ブロック選択
用人力変数Ｘｃを加え、入力信号数をはじめの“４゛か
ら“６”に拡大する。同様にして、上記拡大を他のＰＬ
Ａブロック（第２のＰＬＡ）についても行う。すなわち
、第２のＰＬＡの入力変数ｘｌ，Ｘ４＋ Ｘｓに、第
ｌのＰＬＡの入力変数Ｘ＋ ＋ Ｘ！ ，Ｘ３ ，Ｘ
４のうちの異なる入力変１＆（ｘ．，ｘ−）を加えると
ともに、ブロック選択用入力変数Ｘ，を加え、入力信号
数をはじめの″３゜゛から“′６“に拡大する。なお、
上記ＸＣは第１のＰＬＡおよび第２のＰＬＡをセレクト
するのに使用され、例えば Ｃ ＝ＩＩ ｔ， ＋１の
ときには第１のＰＬＡが、Ｘ，＝“Ｈ ＩＴのときには
第２のＰＬＡがセレクトされる。
えば第１のＰＬＡ）の入力変数ｘｌ，ｘｔ ＋ ｘ：
＋ ＋ Ｘ４に、他のＰＬＡブロック（第２のＰＬＡ
）の入力変数ｘｌ ＋ Ｘ４ ＋ ｘＳのうちの異
なる人力変数（Ｘ，）を加えるとともに、ブロック選択
用人力変数Ｘｃを加え、入力信号数をはじめの“４゛か
ら“６”に拡大する。同様にして、上記拡大を他のＰＬ
Ａブロック（第２のＰＬＡ）についても行う。すなわち
、第２のＰＬＡの入力変数ｘｌ，Ｘ４＋ Ｘｓに、第
ｌのＰＬＡの入力変数Ｘ＋ ＋ Ｘ！ ，Ｘ３ ，Ｘ
４のうちの異なる入力変１＆（ｘ．，ｘ−）を加えると
ともに、ブロック選択用入力変数Ｘ，を加え、入力信号
数をはじめの″３゜゛から“′６“に拡大する。なお、
上記ＸＣは第１のＰＬＡおよび第２のＰＬＡをセレクト
するのに使用され、例えば Ｃ ＝ＩＩ ｔ， ＋１の
ときには第１のＰＬＡが、Ｘ，＝“Ｈ ＩＴのときには
第２のＰＬＡがセレクトされる。
殺七−３鉱１
１つのＰＬＡブロソク（例えば第１のＰＬＡ）の出力変
数）’＋＋ ｙｚ，）！３に、他のＰＬＡブロック（
第２のＰＬＡ）の出力変ｆｉｙａ．ｙ４のうちの異なる
出力変数（ｙ４）を加え、出力信号数をはしめの゛３”
から“４”に拡大する。同様にして、他のＰＬＡブロッ
ク（第２のＰＬＡ）の出力変ｔＪｌｙ３．ｙ４に、第１
のＰＬＡの出力変数のうちの異なる出力変数ｙ＋＋）’
ｚを加え、出力信号数をはしめの“２“から゜“４”に
拡大する。そして、第ｌのＰＬＡ，第２のＰＬＡの出力
をワイヤードオア（第３図中○印）で接続して結合する
。
数）’＋＋ ｙｚ，）！３に、他のＰＬＡブロック（
第２のＰＬＡ）の出力変ｆｉｙａ．ｙ４のうちの異なる
出力変数（ｙ４）を加え、出力信号数をはしめの゛３”
から“４”に拡大する。同様にして、他のＰＬＡブロッ
ク（第２のＰＬＡ）の出力変ｔＪｌｙ３．ｙ４に、第１
のＰＬＡの出力変数のうちの異なる出力変数ｙ＋＋）’
ｚを加え、出力信号数をはしめの“２“から゜“４”に
拡大する。そして、第ｌのＰＬＡ，第２のＰＬＡの出力
をワイヤードオア（第３図中○印）で接続して結合する
。
これらの２つの段階を行った結果、複数のＰＬＡブロッ
ク（第ｌ、第２のＰＬＡ）の人力信号数が“６゜゛、そ
して出力信号数が“４゜゛になり、すなわち同一の数に
なり、しかも含まれる変数内容が一敗することになる。
ク（第ｌ、第２のＰＬＡ）の人力信号数が“６゜゛、そ
して出力信号数が“４゜゛になり、すなわち同一の数に
なり、しかも含まれる変数内容が一敗することになる。
したがって、複数のＰＬＡブロックの入力信号および出
力信号を共通化することができ、これにより、第３図に
示すように、複数のＰＬＡブロックの積項を加え合わせ
、等分割して揃えることができ、複数のＰＬＡブロック
のパターンを同一にすることができる。その結果、（ｉ
）１つのＰＬＡブロックを基本にして複数のＰＬＡブロ
ック毎の内部マトリクスを代えてプログラムすることが
でき、設計や検証を簡単化して作業効率を改善できる。
力信号を共通化することができ、これにより、第３図に
示すように、複数のＰＬＡブロックの積項を加え合わせ
、等分割して揃えることができ、複数のＰＬＡブロック
のパターンを同一にすることができる。その結果、（ｉ
）１つのＰＬＡブロックを基本にして複数のＰＬＡブロ
ック毎の内部マトリクスを代えてプログラムすることが
でき、設計や検証を簡単化して作業効率を改善できる。
（ ｉｉ ）また、複数のＰＬＡブロックを配置する際
に、空き領域を少なくすることができ、レイアウト効率
を改善できる。
に、空き領域を少なくすることができ、レイアウト効率
を改善できる。
なお、本実施例では、簡単化のために２つのＰＬＡブロ
ックを使用した構成方法について述べたが、２つ以上の
多数のＰＬＡブロックを使用するものにも適用できるこ
とは勿論である。また、各ＰＬＡブロックの入力信号数
、出力信号数および積項数についても上記例に限定され
ないことは言うまでもない。
ックを使用した構成方法について述べたが、２つ以上の
多数のＰＬＡブロックを使用するものにも適用できるこ
とは勿論である。また、各ＰＬＡブロックの入力信号数
、出力信号数および積項数についても上記例に限定され
ないことは言うまでもない。
ちなみに、本発明者がＤＭＡＣを対象にして実験を試み
た結果、次のような入・出力信号数および積項数の変形
結果を得た。すなわち、次表に示すＢ，〜Ｂ２。までの
ＰＬＡを２つのグループ８１〜Ｂ １０％ Ｂ ｌ ｌ
〜Ｂ２。に分け、各グループについて変形を行った結果
、 第４図はその方法を適用して構威した大規模ＰＬＡの要
部のレイアウト図、 第５、６図は従来例を示す図であり、 第５図はそのＰＬＡの論理構造を示す図、第６図はその
大規模ＰＬＡのレイアウト図である。
た結果、次のような入・出力信号数および積項数の変形
結果を得た。すなわち、次表に示すＢ，〜Ｂ２。までの
ＰＬＡを２つのグループ８１〜Ｂ １０％ Ｂ ｌ ｌ
〜Ｂ２。に分け、各グループについて変形を行った結果
、 第４図はその方法を適用して構威した大規模ＰＬＡの要
部のレイアウト図、 第５、６図は従来例を示す図であり、 第５図はそのＰＬＡの論理構造を示す図、第６図はその
大規模ＰＬＡのレイアウト図である。
Ｘｚ，Ｘ３，Ｘ４．ＸＳ・・・・・・人力変数（入力信
号）・・・・・・ブロック選択用人力変数、）’ Ｚ＋
ｙ ３． ｙ４・・・・・・出力変数（出力信号）、
Ｐｚ， Ｐａ， Ｐ４， ＰＳ， Ｐ６． Ｐ？， Ｐ
ａ， Ｐｑ． Ｐ ｔｏ，Ｐｉｇ’・・・・・積項。
号）・・・・・・ブロック選択用人力変数、）’ Ｚ＋
ｙ ３． ｙ４・・・・・・出力変数（出力信号）、
Ｐｚ， Ｐａ， Ｐ４， ＰＳ， Ｐ６． Ｐ？， Ｐ
ａ， Ｐｑ． Ｐ ｔｏ，Ｐｉｇ’・・・・・積項。
Ｘｌ＋
ＸＣ
ｙ ＋．
Ｐ１，
Ｐｌ１・
０
２
（ａ）
（ｂ）
一実施例の変形前の複数のＰＬＡをそれぞれ示す図第１
図
図
Claims (1)
- 【特許請求の範囲】 複数のＰＬＡブロックを使用する半導体集積回路装置の
構成方法において、 １つのＰＬＡブロックの入力変数に、他のＰＬＡブロッ
クの入力変数のうちの異なる入力変数およびブロック選
択用入力変数を加えて１つのＰＬＡブロックの入力信号
数を拡大し、該拡大を他のＰＬＡブロックについても同
様に行って全てのＰＬＡブロックの入力信号数を同一に
する段階と、１つのＰＬＡブロックの出力変数に、他の
ＰＬＡブロックの出力変数のうちの異なる出力変数を加
えて１つのＰＬＡブロックの出力信号数を拡大し、該拡
大を他のＰＬＡブロックについても同様に行って全ての
ＰＬＡブロックの出力信号数を同一にする段階と、を含
むことを特徴とする半導体集積回路装置の構成方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152900A JP2604469B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路装置及びその構成方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152900A JP2604469B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路装置及びその構成方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0318121A true JPH0318121A (ja) | 1991-01-25 |
| JP2604469B2 JP2604469B2 (ja) | 1997-04-30 |
Family
ID=15550590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1152900A Expired - Lifetime JP2604469B2 (ja) | 1989-06-14 | 1989-06-14 | 半導体集積回路装置及びその構成方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2604469B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100773989B1 (ko) * | 2006-02-23 | 2007-11-08 | 최길림 | 포장용 상자 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52137229A (en) * | 1976-05-12 | 1977-11-16 | Hitachi Ltd | Programmable logic array |
| JPS52137228A (en) * | 1976-05-12 | 1977-11-16 | Hitachi Ltd | Programmable logic array |
| JPS59208944A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-06-14 JP JP1152900A patent/JP2604469B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52137229A (en) * | 1976-05-12 | 1977-11-16 | Hitachi Ltd | Programmable logic array |
| JPS52137228A (en) * | 1976-05-12 | 1977-11-16 | Hitachi Ltd | Programmable logic array |
| JPS59208944A (ja) * | 1983-05-13 | 1984-11-27 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2604469B2 (ja) | 1997-04-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6449628B1 (en) | Apparatus and method for programmable datapath arithmetic arrays | |
| US4124899A (en) | Programmable array logic circuit | |
| US6075381A (en) | Programmable logic block in an integrated circuit | |
| US6421817B1 (en) | System and method of computation in a programmable logic device using virtual instructions | |
| US5943242A (en) | Dynamically reconfigurable data processing system | |
| WO1997046959B1 (en) | Hardware and software development in computer systems having multiple discrete components | |
| JPS6013332B2 (ja) | 可変持続の論理配列 | |
| JPH039549A (ja) | 複合集積記憶装置 | |
| JPH097393A (ja) | マイクロエレクトロニック集積回路のためのメモリ試験装置 | |
| JPH073838B2 (ja) | 半導体集積回路 | |
| US5394030A (en) | Programmable logic device | |
| JPH0191525A (ja) | プログラマブル論理素子 | |
| JP3987782B2 (ja) | アレイ型プロセッサ | |
| JPH0258810B2 (ja) | ||
| JPH0318121A (ja) | 半導体集積回路装置及びその構成方法 | |
| JPH02291019A (ja) | ディジタル加算器 | |
| JPH06224741A (ja) | ロジックネットワーク | |
| JPH055379B2 (ja) | ||
| CA1139375A (en) | Programmable array logic circuit | |
| JP2564659B2 (ja) | 半導体装置の製造方法 | |
| JPS6233441A (ja) | 半導体集積回路 | |
| CA1144608A (en) | Programmable array logic circuit | |
| JPS63241951A (ja) | 半導体集積回路の製造方法 | |
| JPS62131540A (ja) | 集積回路の配線設計法 | |
| JPS5857825A (ja) | Ｐｌａ回路 |