JPH055379B2 - - Google Patents
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- JPH055379B2 JPH055379B2 JP62317860A JP31786087A JPH055379B2 JP H055379 B2 JPH055379 B2 JP H055379B2 JP 62317860 A JP62317860 A JP 62317860A JP 31786087 A JP31786087 A JP 31786087A JP H055379 B2 JPH055379 B2 JP H055379B2
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- G06F15/7828—Architectures of general purpose stored program computers comprising a single central processing unit without memory
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- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明はマクロブロツクのパターン形状を改
良した半導体集積回路、特に高集積度半導体集積
回路に関する。
良した半導体集積回路、特に高集積度半導体集積
回路に関する。
（従来の技術）
一般にデータ処理装置では多様なデータを取り
扱う必要があり、データの授受を行なうバスには
種々のビツト幅の演算装置やレジスタ装置が接続
される。特に、高集積度半導体集積回路（LSI）
では、内部バスとして数種類のビツト幅の異なる
バスを有することが多く、これらのバスを介して
データの交換が行われる。このようなデータ処理
装置の一例を第４図のブロツク図に示す。すなわ
ち、第４図において、５１は８ビツトの演算装置
及びレジスタなどからなる８ビツト処理部、５２
は８ビツトのデータバス、５３は16ビツトの演算
装置及びレジスタなどからなる16ビツト処理部、
５４は16ビツトのデータバスである。ここで、８
ビツトのデータバス５２と16ビツトのデータバス
５４は、８ビツト−16ビツト相互のデータ変換を
行なうデータ変換器５５に接続されており、この
データ変換器５５を介してビツト幅が異なるデー
タの処理が行われる。
扱う必要があり、データの授受を行なうバスには
種々のビツト幅の演算装置やレジスタ装置が接続
される。特に、高集積度半導体集積回路（LSI）
では、内部バスとして数種類のビツト幅の異なる
バスを有することが多く、これらのバスを介して
データの交換が行われる。このようなデータ処理
装置の一例を第４図のブロツク図に示す。すなわ
ち、第４図において、５１は８ビツトの演算装置
及びレジスタなどからなる８ビツト処理部、５２
は８ビツトのデータバス、５３は16ビツトの演算
装置及びレジスタなどからなる16ビツト処理部、
５４は16ビツトのデータバスである。ここで、８
ビツトのデータバス５２と16ビツトのデータバス
５４は、８ビツト−16ビツト相互のデータ変換を
行なうデータ変換器５５に接続されており、この
データ変換器５５を介してビツト幅が異なるデー
タの処理が行われる。
一方、最近ではLSIのパターン設計作業の効率
向上を図るため、データ処理部をデータパス方式
で設計することが行われている。すなわち、１ビ
ツト分のデータ処理部が細長い矩形状となるよう
にパターン設計を行ない、データ処理部全体を基
本的にはこの１ビツト分のパターン（以下、これ
をリーフと称する）をバスのビツト幅分だけ並列
に並べることにより構成する。この方式によるパ
ターンの一例を第５図に示す。第５図ａは１ビツ
ト分のリーフ６１を示すパターン平面図であり、
例えばデータ処理部が８ビツト構成の場合には第
５図ｂに示すように上記１ビツト分のリーフ６１
を８個分並列に並べることによりデータ処理部６
２を構成している。
向上を図るため、データ処理部をデータパス方式
で設計することが行われている。すなわち、１ビ
ツト分のデータ処理部が細長い矩形状となるよう
にパターン設計を行ない、データ処理部全体を基
本的にはこの１ビツト分のパターン（以下、これ
をリーフと称する）をバスのビツト幅分だけ並列
に並べることにより構成する。この方式によるパ
ターンの一例を第５図に示す。第５図ａは１ビツ
ト分のリーフ６１を示すパターン平面図であり、
例えばデータ処理部が８ビツト構成の場合には第
５図ｂに示すように上記１ビツト分のリーフ６１
を８個分並列に並べることによりデータ処理部６
２を構成している。
ところで、上記のようなデータパス方式で種々
のビツト幅の処理装置や種々のビツト幅のバスを
有する装置のパターン設計を行なうと、ビツト幅
によりマクロブロツクとしてのデータパスの横幅
が異なつているため、全体の形状が矩形状ではな
くなる。第６図はそれぞれ８ビツト、16ビツト、
24ビツトのビツト幅を持つマクロブロツクとして
３つの処理装置７１，７２，７３を組合わせた場
合のデータパス全体のパターン平面図であり、図
中、斜線を施した領域７４，７５はそれぞれ処理
装置相互を接続するアルミニウムによる配線が形
成される配線領域である。図示のようにデータパ
ス全体の形状が複雑になると、周囲との接続等で
無駄が生じ易く、LSI全体として高密度化するこ
とは困難である。
のビツト幅の処理装置や種々のビツト幅のバスを
有する装置のパターン設計を行なうと、ビツト幅
によりマクロブロツクとしてのデータパスの横幅
が異なつているため、全体の形状が矩形状ではな
くなる。第６図はそれぞれ８ビツト、16ビツト、
24ビツトのビツト幅を持つマクロブロツクとして
３つの処理装置７１，７２，７３を組合わせた場
合のデータパス全体のパターン平面図であり、図
中、斜線を施した領域７４，７５はそれぞれ処理
装置相互を接続するアルミニウムによる配線が形
成される配線領域である。図示のようにデータパ
ス全体の形状が複雑になると、周囲との接続等で
無駄が生じ易く、LSI全体として高密度化するこ
とは困難である。
また、バスあるいはデータのビツト幅が異なる
部分の接続のため、多くの配線領域を必要とし、
この点からもLSI全体の高密度化の妨げとなつて
いた。
部分の接続のため、多くの配線領域を必要とし、
この点からもLSI全体の高密度化の妨げとなつて
いた。
（発明が解決しようとする問題点）
このように種々のビツト幅のデータ処理装置及
び種々のビツト幅バスを有するマクロブロツクを
集積化する場合、従来ではデータパス全体の形状
が矩形状とならず、これにより高密度化が図れな
いという欠点がある。
び種々のビツト幅バスを有するマクロブロツクを
集積化する場合、従来ではデータパス全体の形状
が矩形状とならず、これにより高密度化が図れな
いという欠点がある。
この発明は上記のような事情を考慮してなされ
たものであり、その目的は、種々のビツト幅のデ
ータ処理装置及び種々のビツト幅バスを有するマ
クロブロツクを集積化する場合に、データパス全
体の形状が矩形状となり、高密度化を図ることが
できる半導体集積回路を提供することにある。
たものであり、その目的は、種々のビツト幅のデ
ータ処理装置及び種々のビツト幅バスを有するマ
クロブロツクを集積化する場合に、データパス全
体の形状が矩形状となり、高密度化を図ることが
できる半導体集積回路を提供することにある。
［発明の構成］
（問題点を解決するための手段）
この発明の半導体集積回路は、それぞれ異なる
データ幅のデータを処理するｋ個のマクロブロツ
クからなるデータパスを有し、上記ｋ個の各マク
ロブロツクは１ビツト単位でデータ処理を行なう
複数個のリーフで構成され、ｊ×ｎビツト（ｊは
２以上の整数）の幅のデータ処理を行なうマクロ
ブロツク内の１個のリーフの幅が、ｎビツトの幅
のデータ処理を行なうマクロブロツク内の１個の
リーフの幅の１／ｊの大きさに設定されているこ
とを特徴とする。
データ幅のデータを処理するｋ個のマクロブロツ
クからなるデータパスを有し、上記ｋ個の各マク
ロブロツクは１ビツト単位でデータ処理を行なう
複数個のリーフで構成され、ｊ×ｎビツト（ｊは
２以上の整数）の幅のデータ処理を行なうマクロ
ブロツク内の１個のリーフの幅が、ｎビツトの幅
のデータ処理を行なうマクロブロツク内の１個の
リーフの幅の１／ｊの大きさに設定されているこ
とを特徴とする。
（作用）
上記のようにｊ×ｎビツトの幅のデータ処理を
行なうマクロブロツク内の１個のリーフの幅を、
ｎビツトの幅のデータ処理を行なうマクロブロツ
ク内の１個のリーフの幅の１／ｊに設定すること
により、データパスを構成する各マクロブロツク
の幅が常に同じとなり、データパス全体の形状を
矩形状にすることができる。
行なうマクロブロツク内の１個のリーフの幅を、
ｎビツトの幅のデータ処理を行なうマクロブロツ
ク内の１個のリーフの幅の１／ｊに設定すること
により、データパスを構成する各マクロブロツク
の幅が常に同じとなり、データパス全体の形状を
矩形状にすることができる。
また、このとき、データ幅ｊ×ｎビツトのマク
ロブロツクにおけるビツトの並べ方を、ｊビツト
毎に配置していくことにより、データ幅が異なる
マクロブロツクどうしを接続するための配線領域
を非常に小さくすることができる。
ロブロツクにおけるビツトの並べ方を、ｊビツト
毎に配置していくことにより、データ幅が異なる
マクロブロツクどうしを接続するための配線領域
を非常に小さくすることができる。
（実施例）
以下、図面を参照してこの発明の実施例を説明
する。
する。
第１図はこの発明に係る半導体集積回路の一部
の構成を示すパターン平面図である。図におい
て、領域Ａには８ビツト幅のバス、データ処理装
置、レジスタ等が存在するマクロブロツクが配
置、形成されている。また、領域Ｂには16ビツト
幅のバス、データ処理装置、レジスタ等が存在す
るマクロブロツクが配置、形成されている。さら
に、領域Ｃには24ビツト幅のバス、データ処理装
置、レジスタ等が存在するマクロブロツクが配
置、形成されている。また、領域Ｄは領域Ａと領
域Ｂとの間の接続を行なう配線が形成される配線
領域であり、領域Ｅは領域Ｂと領域Ｃとの間の接
続を行なう配線が形成される配線領域である。こ
れら３個のマクロブロツクと２箇所の配線領域と
で１つのデータパスが構成される。
の構成を示すパターン平面図である。図におい
て、領域Ａには８ビツト幅のバス、データ処理装
置、レジスタ等が存在するマクロブロツクが配
置、形成されている。また、領域Ｂには16ビツト
幅のバス、データ処理装置、レジスタ等が存在す
るマクロブロツクが配置、形成されている。さら
に、領域Ｃには24ビツト幅のバス、データ処理装
置、レジスタ等が存在するマクロブロツクが配
置、形成されている。また、領域Ｄは領域Ａと領
域Ｂとの間の接続を行なう配線が形成される配線
領域であり、領域Ｅは領域Ｂと領域Ｃとの間の接
続を行なう配線が形成される配線領域である。こ
れら３個のマクロブロツクと２箇所の配線領域と
で１つのデータパスが構成される。
上記領域Ａに形成されているマクロブロツクは
それぞれ１ビツトのデータ処理を行なう８個のリ
ーフＡ１〜Ａ８が設けられており、各リーフの幅
はデータパス全体の幅の1/8に設定されている。
また、領域Ｂに形成されているマクロブロツクは
16個のリーフＢ１〜Ｂ１６で構成されており、各
リーフの幅はデータパス全体の幅の1/16に設定さ
れている。さらに領域Ｃに形成されているマクロ
ブロツクは24個のリーフＣ１〜Ｃ２４で構成され
ており、各リーフの幅はデータパス全体の幅の1/
２４に設定されている。すなわち、領域Ｂ、領域Ｃ
に形成されているマクロブロツクのリーフの幅
は、領域Ａに形成されているマクロブロツクのリ
ーフの幅のそれぞれ1/2、1/3に設定されている。
このため、データパス全体の幅は領域Ａ、Ｂ、Ｃ
のいずれにおいても等しくなり、全体を矩形状の
パターンとして構成することができる。この結
果、周囲との接続の際に面積的に無駄が生じなく
なり、高密度化が可能である。
それぞれ１ビツトのデータ処理を行なう８個のリ
ーフＡ１〜Ａ８が設けられており、各リーフの幅
はデータパス全体の幅の1/8に設定されている。
また、領域Ｂに形成されているマクロブロツクは
16個のリーフＢ１〜Ｂ１６で構成されており、各
リーフの幅はデータパス全体の幅の1/16に設定さ
れている。さらに領域Ｃに形成されているマクロ
ブロツクは24個のリーフＣ１〜Ｃ２４で構成され
ており、各リーフの幅はデータパス全体の幅の1/
２４に設定されている。すなわち、領域Ｂ、領域Ｃ
に形成されているマクロブロツクのリーフの幅
は、領域Ａに形成されているマクロブロツクのリ
ーフの幅のそれぞれ1/2、1/3に設定されている。
このため、データパス全体の幅は領域Ａ、Ｂ、Ｃ
のいずれにおいても等しくなり、全体を矩形状の
パターンとして構成することができる。この結
果、周囲との接続の際に面積的に無駄が生じなく
なり、高密度化が可能である。
さらに、各マクロブロツクにおいて、データの
ビツト配置を図示のように設定することにより、
各ブロツク間の接続のための配線領域Ｄ、Ｅの面
積を小さくすることができる。例えば領域Ａの第
１ビツト目のリーフＡ１の位置には、領域Ｂの第
１ビツト目のリーフＢ１と第９ビツト目のリーフ
Ｂ９を、領域Ｃの第１ビツト目のリーフＣ１、第
９ビツト目のリーフＣ９、第17ビツト目のリーフ
Ｃ１７を配置する。すなわち、ｊ×ｎビツトの幅
のデータ処理を行なうマクロブロツクの幅１／ｎ
の部分には、第ｌビツト目、第（ｌ＋ｎ）ビツト
目、…第（ｌ＋（ｊ−１）ｎ）ビツト目（ｌ＝１、
２、…ｎ）のデータ処理を行なうリーフが存在す
るように配置させればよい。
ビツト配置を図示のように設定することにより、
各ブロツク間の接続のための配線領域Ｄ、Ｅの面
積を小さくすることができる。例えば領域Ａの第
１ビツト目のリーフＡ１の位置には、領域Ｂの第
１ビツト目のリーフＢ１と第９ビツト目のリーフ
Ｂ９を、領域Ｃの第１ビツト目のリーフＣ１、第
９ビツト目のリーフＣ９、第17ビツト目のリーフ
Ｃ１７を配置する。すなわち、ｊ×ｎビツトの幅
のデータ処理を行なうマクロブロツクの幅１／ｎ
の部分には、第ｌビツト目、第（ｌ＋ｎ）ビツト
目、…第（ｌ＋（ｊ−１）ｎ）ビツト目（ｌ＝１、
２、…ｎ）のデータ処理を行なうリーフが存在す
るように配置させればよい。
このように各ビツトを配置することにより、領
域Ａの８ビツトデータ、領域Ｂの16ビツトデータ
の上位バイト（１ビツト〜８ビツト）又は下位バ
イト（９ビツト〜16ビツト）、領域Ｃの24ビツト
データの上位バイト（１ビツト〜８ビツト）、中
位バイト（９ビツト〜16ビツト）、下位バイト
（17ビツト〜24ビツト）相互間のデータ転送を行
なうための配線を、領域Ａのマクロブロツクの
１／ｎの幅を持つ１つのリーフの幅の中に収める
ことができる。このため、領域Ｄ、Ｅの面積を小
さくすることができる。
域Ａの８ビツトデータ、領域Ｂの16ビツトデータ
の上位バイト（１ビツト〜８ビツト）又は下位バ
イト（９ビツト〜16ビツト）、領域Ｃの24ビツト
データの上位バイト（１ビツト〜８ビツト）、中
位バイト（９ビツト〜16ビツト）、下位バイト
（17ビツト〜24ビツト）相互間のデータ転送を行
なうための配線を、領域Ａのマクロブロツクの
１／ｎの幅を持つ１つのリーフの幅の中に収める
ことができる。このため、領域Ｄ、Ｅの面積を小
さくすることができる。
次にこの発明の応用例について説明する。第２
図はLSI内の一部回路の構成を示す図である。こ
のLSI内には16ビツトのデータ処理を行なうマク
ロブロツク１０と、８ビツトのデータ処理を行な
うマクロブロツク２０とが設けられている。
図はLSI内の一部回路の構成を示す図である。こ
のLSI内には16ビツトのデータ処理を行なうマク
ロブロツク１０と、８ビツトのデータ処理を行な
うマクロブロツク２０とが設けられている。
16ビツトのマクロブロツク１０には16ビツトの
データを保持するレジスタ（Ｒ）１１、このレジ
スタ１１の保持データと他の16ビツトのデータと
の間で種々の演算を実行する16ビツトのALU（演
算処理ユニツト）１２、上記ALU１２で実行さ
れた結果の上位及び下位の８ビツトをそれぞれ保
持するレジスタ（Ｒ）１３，１４が設けられてい
る。また、８ビツトのマクロブロツク２０は上記
レジスタ１３，１４の出力を選択するマルチプレ
クタ（MPX）２１、このマルチプレクタ２１で
選択された８ビツトのデータと他の８ビツトのデ
ータとの間で種々の演算を実行する８ビツトの
ALU２２、上記ALU２２で実行された結果を保
持すると共に上記ALU２２の他のデータとして
供給するレジスタ（Ｒ）２３が設けられている。
データを保持するレジスタ（Ｒ）１１、このレジ
スタ１１の保持データと他の16ビツトのデータと
の間で種々の演算を実行する16ビツトのALU（演
算処理ユニツト）１２、上記ALU１２で実行さ
れた結果の上位及び下位の８ビツトをそれぞれ保
持するレジスタ（Ｒ）１３，１４が設けられてい
る。また、８ビツトのマクロブロツク２０は上記
レジスタ１３，１４の出力を選択するマルチプレ
クタ（MPX）２１、このマルチプレクタ２１で
選択された８ビツトのデータと他の８ビツトのデ
ータとの間で種々の演算を実行する８ビツトの
ALU２２、上記ALU２２で実行された結果を保
持すると共に上記ALU２２の他のデータとして
供給するレジスタ（Ｒ）２３が設けられている。
このような16ビツトのデータ処理を行なうマク
ロブロツク１０と、８ビツトのデータ処理を行な
うマクロブロツク２０を集積化する場合には第３
図の回路図に示すように、一方のマクロブロツク
１０を16個のリーフ３０1，３０2，…３０16で構
成し、他方のマクロブロツク２０は８個のリーフ
４０1，…４０8で構成する。マクロブロツク１０
内の16個の各リーフ３０はそれぞれ１ビツトのレ
ジスタ３１、１ビツトデータどうしの演算を行な
うALU３２、このALU３２の出力データを保持
する１ビツトのレジスタ３３で構成されている。
マクロブロツク２０内の８個の各リーフ４０はそ
れぞれ１ビツトのマルチプレクタレジスタ４１、
１ビツトデータどうしの演算を行なうALU４２、
このALU４２の出力データを保持しかつALU４
２に帰還する１ビツトのレジスタ４３で構成され
ている。
ロブロツク１０と、８ビツトのデータ処理を行な
うマクロブロツク２０を集積化する場合には第３
図の回路図に示すように、一方のマクロブロツク
１０を16個のリーフ３０1，３０2，…３０16で構
成し、他方のマクロブロツク２０は８個のリーフ
４０1，…４０8で構成する。マクロブロツク１０
内の16個の各リーフ３０はそれぞれ１ビツトのレ
ジスタ３１、１ビツトデータどうしの演算を行な
うALU３２、このALU３２の出力データを保持
する１ビツトのレジスタ３３で構成されている。
マクロブロツク２０内の８個の各リーフ４０はそ
れぞれ１ビツトのマルチプレクタレジスタ４１、
１ビツトデータどうしの演算を行なうALU４２、
このALU４２の出力データを保持しかつALU４
２に帰還する１ビツトのレジスタ４３で構成され
ている。
ここで、マクロブロツク１０内の16個の各リー
フ３０の幅は、マクロブロツク２０内の８個の各
リーフ４０の幅の1/2の大きさになるように設定
されている。このため、マクロブロツク１０の幅
とマクロブロツク２０の幅とは等しくなり、デー
タパス全体の形状を矩形状にすることができる。
フ３０の幅は、マクロブロツク２０内の８個の各
リーフ４０の幅の1/2の大きさになるように設定
されている。このため、マクロブロツク１０の幅
とマクロブロツク２０の幅とは等しくなり、デー
タパス全体の形状を矩形状にすることができる。
［発明の効果］
以上説明したようにこの発明によれば、種々の
ビツト幅のデータ処理装置及び種々のビツト幅バ
スを有するマクロブロツクを集積化する場合に、
データパス全体の形状が矩形状となり、高密度化
を図ることができる半導体集積回路を提供するこ
とができる。
ビツト幅のデータ処理装置及び種々のビツト幅バ
スを有するマクロブロツクを集積化する場合に、
データパス全体の形状が矩形状となり、高密度化
を図ることができる半導体集積回路を提供するこ
とができる。
第１図はこの発明に係る半導体集積回路の一部
の構成を示すパターン平面図、第２図はLSI内の
一部回路の構成を示す図、第３図はこの発明の応
用例の構成を示す回路図、第４図はデータ処理装
置の一例を示すブロツク図、第５図はデータパス
方式によるパターンの一例を示す図、第６図は、
従来のデータパスのパターン平面図である。 １０，２０……マクロブロツク、３０，４０，
Ａ１〜Ａ８，Ｂ１〜Ｂ１６，Ｃ１〜Ｃ２４……リ
ーフ。
の構成を示すパターン平面図、第２図はLSI内の
一部回路の構成を示す図、第３図はこの発明の応
用例の構成を示す回路図、第４図はデータ処理装
置の一例を示すブロツク図、第５図はデータパス
方式によるパターンの一例を示す図、第６図は、
従来のデータパスのパターン平面図である。 １０，２０……マクロブロツク、３０，４０，
Ａ１〜Ａ８，Ｂ１〜Ｂ１６，Ｃ１〜Ｃ２４……リ
ーフ。
Claims (1)
- 【特許請求の範囲】 １ それぞれ異なるデータ幅のデータを処理する
ｋ個のマクロブロツクからなるデータパスを有
し、上記ｋ個の各マクロブロツクは１ビツト単位
でデータ処理を行なう複数個のリーフで構成さ
れ、ｊ×ｎビツト（ｊは２以上の整数）の幅のデ
ータ処理を行なうマクロブロツク内の１個のリー
フの幅が、ｎビツトの幅のデータ処理を行なうマ
クロブロツク内の１個のリーフの幅の１／ｊの大
きさに設定されていることを特徴とする半導体集
積回路。 ２ 前記ｊ×ｎビツトの幅のデータ処理を行なう
マクロブロツクのｊ個分のリーフが、ｎビツト幅
のデータ処理を行なうマクロブロツクの１個のリ
ーフの幅と一致するように形成されている特許請
求の範囲第１項に記載の半導体集積回路。 ３ 前記ｊ×ｎビツトの幅のデータ処理を行なう
マクロブロツクの幅１／ｎの部分には、第ｌビツ
ト目、第（ｌ＋ｎ）ビツト目、… 第（ｌ＋（ｊ−１）ｎ）ビツト目（ｌ＝１、２、
…ｎ）のデータ処理を行なうリーフが存在してい
る特許請求の範囲第１項に記載の半導体集積回
路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317860A JPH01158758A (ja) | 1987-12-16 | 1987-12-16 | 半導体集積回路 |
| US07/282,802 US4972324A (en) | 1987-12-16 | 1988-12-12 | Semiconductor integrated circuit with an improved macro cell pattern |
| DE3887851T DE3887851T2 (de) | 1987-12-16 | 1988-12-14 | Makrozellenmuster für halbleiterintegrierten Schaltkreis. |
| EP88120925A EP0320919B1 (en) | 1987-12-16 | 1988-12-14 | Semiconductor integrated circuit with an improved macro cell pattern |
| KR1019880016745A KR920000382B1 (ko) | 1987-12-16 | 1988-12-15 | 반도체집적회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62317860A JPH01158758A (ja) | 1987-12-16 | 1987-12-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01158758A JPH01158758A (ja) | 1989-06-21 |
| JPH055379B2 true JPH055379B2 (ja) | 1993-01-22 |
Family
ID=18092867
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62317860A Granted JPH01158758A (ja) | 1987-12-16 | 1987-12-16 | 半導体集積回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4972324A (ja) |
| EP (1) | EP0320919B1 (ja) |
| JP (1) | JPH01158758A (ja) |
| KR (1) | KR920000382B1 (ja) |
| DE (1) | DE3887851T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5173864A (en) * | 1988-08-20 | 1992-12-22 | Kabushiki Kaisha Toshiba | Standard cell and standard-cell-type integrated circuit |
| US5210701A (en) * | 1989-05-15 | 1993-05-11 | Cascade Design Automation Corporation | Apparatus and method for designing integrated circuit modules |
| JPH04116951A (ja) * | 1990-09-07 | 1992-04-17 | Fujitsu Ltd | 半導体集積回路 |
| JP2575564B2 (ja) * | 1991-03-05 | 1997-01-29 | インターナショナル・ビジネス・マシーンズ・コーポレイション | 自動マクロ最適順序化方法 |
| US5682323A (en) | 1995-03-06 | 1997-10-28 | Lsi Logic Corporation | System and method for performing optical proximity correction on macrocell libraries |
| US10132770B2 (en) * | 2009-05-15 | 2018-11-20 | A. O. Smith Corporation | Flame rod analysis system |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4703436A (en) * | 1984-02-01 | 1987-10-27 | Inova Microelectronics Corporation | Wafer level integration technique |
| JPH0652784B2 (ja) * | 1984-12-07 | 1994-07-06 | 富士通株式会社 | ゲートアレイ集積回路装置及びその製造方法 |
| US4641247A (en) * | 1985-08-30 | 1987-02-03 | Advanced Micro Devices, Inc. | Bit-sliced, dual-bus design of integrated circuits |
-
1987
- 1987-12-16 JP JP62317860A patent/JPH01158758A/ja active Granted
-
1988
- 1988-12-12 US US07/282,802 patent/US4972324A/en not_active Expired - Fee Related
- 1988-12-14 DE DE3887851T patent/DE3887851T2/de not_active Expired - Fee Related
- 1988-12-14 EP EP88120925A patent/EP0320919B1/en not_active Expired - Lifetime
- 1988-12-15 KR KR1019880016745A patent/KR920000382B1/ko not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01158758A (ja) | 1989-06-21 |
| KR890011078A (ko) | 1989-08-12 |
| US4972324A (en) | 1990-11-20 |
| KR920000382B1 (ko) | 1992-01-13 |
| DE3887851T2 (de) | 1994-05-19 |
| EP0320919A2 (en) | 1989-06-21 |
| EP0320919A3 (en) | 1990-05-02 |
| DE3887851D1 (de) | 1994-03-24 |
| EP0320919B1 (en) | 1994-02-16 |
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