JPH0318213B2 - - Google Patents
Info
- Publication number
- JPH0318213B2 JPH0318213B2 JP58111939A JP11193983A JPH0318213B2 JP H0318213 B2 JPH0318213 B2 JP H0318213B2 JP 58111939 A JP58111939 A JP 58111939A JP 11193983 A JP11193983 A JP 11193983A JP H0318213 B2 JPH0318213 B2 JP H0318213B2
- Authority
- JP
- Japan
- Prior art keywords
- address
- program
- program execution
- processor
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Prevention of errors by analysis, debugging or testing of software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Description
【発明の詳細な説明】
(1) 発明の技術分野
本発明はプロセツサのプログラム実行履歴を記
録する方法に関する。
録する方法に関する。
(2) 技術の背景
プロセツサにおけるプログラム実行は非常に高
速であり且つ視認し難いが、デバツグ又はプログ
ラムの検証などにおいて、プログラム実行履歴を
視認化しデバツグ又はプログラムの検証の向上を
図ることが望まれている。
速であり且つ視認し難いが、デバツグ又はプログ
ラムの検証などにおいて、プログラム実行履歴を
視認化しデバツグ又はプログラムの検証の向上を
図ることが望まれている。
(3) 従来技術と問題点
このようなデバツグ又はプログラムの検証を行
なう手段、方式は従来からも種々行なわれている
が、被トレースプロセツサの処理実行に影響を及
ぼすことなく、簡単な構成で必要とする情報のみ
効率良く得ることができないという問題点があ
る。
なう手段、方式は従来からも種々行なわれている
が、被トレースプロセツサの処理実行に影響を及
ぼすことなく、簡単な構成で必要とする情報のみ
効率良く得ることができないという問題点があ
る。
(4) 発明の目的
本発明の目的は、被トレースプロセツサの処理
実行に影響を与えることなく、被トレースプロセ
ツサ内の任意のアドレス空間に存在するプログラ
ムの作動のうち作動記録を必要とするものについ
て作動順に簡単な構成で効率良く記憶させ、被ト
レースプロセツサのプログラム実行履歴を確認し
プログラムのデバツグ又はソフトウエアの検証が
適確に且つ高い作業能率で行なうことができるよ
うにすることにある。
実行に影響を与えることなく、被トレースプロセ
ツサ内の任意のアドレス空間に存在するプログラ
ムの作動のうち作動記録を必要とするものについ
て作動順に簡単な構成で効率良く記憶させ、被ト
レースプロセツサのプログラム実行履歴を確認し
プログラムのデバツグ又はソフトウエアの検証が
適確に且つ高い作業能率で行なうことができるよ
うにすることにある。
(5) 発明の構成
本発明によれば、被トレースプロセツサからプ
ログラム実行信号を受け入れ、該プログラム実行
信号のアドレスが予め指定したアドレス空間内に
あり且つ予め記憶すべきことが指定されたもので
ある場合、前記プログラム実行信号の発生に同期
させ前記プログラム実行信号を順次記憶させるよ
うにしたことを特徴とする、プログラムルート記
録方式が提供される。
ログラム実行信号を受け入れ、該プログラム実行
信号のアドレスが予め指定したアドレス空間内に
あり且つ予め記憶すべきことが指定されたもので
ある場合、前記プログラム実行信号の発生に同期
させ前記プログラム実行信号を順次記憶させるよ
うにしたことを特徴とする、プログラムルート記
録方式が提供される。
(6) 発明の実施例
本発明の一実施例としてのプログラムルート記
録方式を適用した装置の回路図を第１図に示す。
ソフトウエアの検証を行う被トレースプロセツサ
１０からアドレスその他の情報を包含するプログ
ラム実行信号Ｓ１０を受け入れる。
録方式を適用した装置の回路図を第１図に示す。
ソフトウエアの検証を行う被トレースプロセツサ
１０からアドレスその他の情報を包含するプログ
ラム実行信号Ｓ１０を受け入れる。
第２図に示したように被トレースプロセツサ１
０内のメモリＭ１０のアドレス“00100”（以下“
″内は16進数を示す）〜“00200”のプログラ
ム実行についてのトレースを仮定する。
０内のメモリＭ１０のアドレス“00100”（以下“
″内は16進数を示す）〜“00200”のプログラ
ム実行についてのトレースを仮定する。
信号Ｓ１０は減算器２に印加され、先頭アドレ
ス指定レジスタ１に設定されたアドレス、この場
合“00100”を減じる。減算器２からの出力、す
なわち“00”〜“FF”までの範囲の出力がＮビ
ツトメモリ３に加えられる。
ス指定レジスタ１に設定されたアドレス、この場
合“00100”を減じる。減算器２からの出力、す
なわち“00”〜“FF”までの範囲の出力がＮビ
ツトメモリ３に加えられる。
Ｎビツトメモリ３はこの実施例では“00〜FF”
に応答し第２図のＭ３に図示の如くＮ＝256ビツ
トのメモリであり、Ｍ１０のアドレス“00100〜
001FF”のうちトレース記録すべきアドレスに該
当するビツトを予めセツトしておく。トレース記
録不要なものはクリアしておく。従つて減算器２
からの信号Ｓ２を受け入れると該当すべきアドレ
スのプログラム実行信号がトレース記録すべき場
合その出力の論理は「１」である。
に応答し第２図のＭ３に図示の如くＮ＝256ビツ
トのメモリであり、Ｍ１０のアドレス“00100〜
001FF”のうちトレース記録すべきアドレスに該
当するビツトを予めセツトしておく。トレース記
録不要なものはクリアしておく。従つて減算器２
からの信号Ｓ２を受け入れると該当すべきアドレ
スのプログラム実行信号がトレース記録すべき場
合その出力の論理は「１」である。
また上位アドレス検出回路４は、基準端子４ａ
にこの実施例では“00100”を設定しておき、ア
ドレスが“001××”台であるとき（××は“00”
〜“FF”の任意数）、その出力論理を「１」にす
る。
にこの実施例では“00100”を設定しておき、ア
ドレスが“001××”台であるとき（××は“00”
〜“FF”の任意数）、その出力論理を「１」にす
る。
また信号Ｓ１０が発せられる都度メモリセツト
タイミング発生回路５において、信号Ｓ１０の発
生に同期するタイミング信号Ｓ５を発する。
タイミング発生回路５において、信号Ｓ１０の発
生に同期するタイミング信号Ｓ５を発する。
信号Ｓ３、信号Ｓ４および信号Ｓ５はAND回
路６に印加され、その出力がトレース記録回路７
に印加される。
路６に印加され、その出力がトレース記録回路７
に印加される。
トレース記録回路７にはまた記録すべき信号Ｓ
１０が印加されている。
１０が印加されている。
以下上記プログラムルート記録装置の作動につ
いて記す。被トレースプロセツサ１０のプログラ
ム実行が進行しアドレス“00100”に到達すると
上位アドレス検出回路４の出力信号Ｓ４の論理が
「１」になる。また減算器２からの信号S2の
“00”に対応するＮビツトメモリ３の最初のビツ
トがトレース記録を示す「１」であれば、トレー
ス記録回路７にプログラム実行信号Ｓ１０の内容
が書込れる。
いて記す。被トレースプロセツサ１０のプログラ
ム実行が進行しアドレス“00100”に到達すると
上位アドレス検出回路４の出力信号Ｓ４の論理が
「１」になる。また減算器２からの信号S2の
“00”に対応するＮビツトメモリ３の最初のビツ
トがトレース記録を示す「１」であれば、トレー
ス記録回路７にプログラム実行信号Ｓ１０の内容
が書込れる。
プログラムの実行につれて該当するアドレスが
Ｎビツトメモリ３にトレース記録すべきことが設
定されている場合には上記のように順次書込みが
行なわれ、そうでないときは書込は行なわれな
い。
Ｎビツトメモリ３にトレース記録すべきことが設
定されている場合には上記のように順次書込みが
行なわれ、そうでないときは書込は行なわれな
い。
プログラム実行のアドレスが“00100”台を外
れると上位アドレス検出回路４の信号Ｓ４の論理
は「０」となり書込は行なわれない。
れると上位アドレス検出回路４の信号Ｓ４の論理
は「０」となり書込は行なわれない。
被トレースプロセツサ１０のプログラムの作動
は当然であるが、１アドレス毎シーケンシヤルに
進むとは限らず、また一旦“00100”台のアドレ
スのプログラムの実行後継続して“0010”台のア
ドレスのプログラムが実行されることがある。
は当然であるが、１アドレス毎シーケンシヤルに
進むとは限らず、また一旦“00100”台のアドレ
スのプログラムの実行後継続して“0010”台のア
ドレスのプログラムが実行されることがある。
従つてトレース記録回路７の記録内容は、現在
注目している被トレースプロセツサ１０の
“00100”台のアドレスにあるプログラムの実行履
歴を示している。即ちトレース記録回路７の記録
内容を読み出して分析すれば、プログラム作動履
歴を分析することができる。
注目している被トレースプロセツサ１０の
“00100”台のアドレスにあるプログラムの実行履
歴を示している。即ちトレース記録回路７の記録
内容を読み出して分析すれば、プログラム作動履
歴を分析することができる。
(7) 発明の効果
本発明によれば、被トレースプロセツサの処理
実行に影響を与えることなく、被トレースプロセ
ツサ内の任意のアドレス空間に存在するプログラ
ムの作動のうち作動記録を必要とするものについ
て作動順に簡単な構成で効率良く記憶させ、被ト
レースプロセツサのプログラム実行履歴を確認し
プログラムのデバツク又はソフトウエアの検証が
適確に且つ高い作業能率で行うことができる。
実行に影響を与えることなく、被トレースプロセ
ツサ内の任意のアドレス空間に存在するプログラ
ムの作動のうち作動記録を必要とするものについ
て作動順に簡単な構成で効率良く記憶させ、被ト
レースプロセツサのプログラム実行履歴を確認し
プログラムのデバツク又はソフトウエアの検証が
適確に且つ高い作業能率で行うことができる。
第１図は本発明の一実施例としてのプログラム
ルート記録方式を適用した装置の回路図、第２図
は第１図回路のメモリ概念図である。 （符号の説明）、１……先頭アドレス指定レジ
スタ、２……減算器、３……Ｎビツトメモリ、４
……上位アドレス検出回路、５……タイミング発
生回路、６……AND回路、７……トレース記憶
回路、１０……被トレースプロセツサ。
ルート記録方式を適用した装置の回路図、第２図
は第１図回路のメモリ概念図である。 （符号の説明）、１……先頭アドレス指定レジ
スタ、２……減算器、３……Ｎビツトメモリ、４
……上位アドレス検出回路、５……タイミング発
生回路、６……AND回路、７……トレース記憶
回路、１０……被トレースプロセツサ。
Claims (1)
- 【特許請求の範囲】 １ プロセツサのプログラム実行履歴を記録する
プログラムルート記録方式において、 予めトレースすべきアドレス空間を指定する手
段4aと、少なくとも該アドレス空間内のアドレ
ス数と同じビツト数を有する第１のメモリ３を設
け、予め該アドレス空間内で記録すべきことが指
定されたアドレスに対応した該第１のメモリ３の
ビツトをセツトしておき、 被トレースプロセツサ１０からプログラム実行
信号Ｓ１０を受け入れ、該プログラム実行信号の
アドレスが該アドレス空間内にあり、かつ予め記
録すべきことが指定されたものである場合、前記
プログラム実行信号を順次第２のメモリ７に記憶
させるようにしたことを特徴とするプログラムル
ート記録方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111939A JPS605351A (ja) | 1983-06-23 | 1983-06-23 | プログラムル−ト記録方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58111939A JPS605351A (ja) | 1983-06-23 | 1983-06-23 | プログラムル−ト記録方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS605351A JPS605351A (ja) | 1985-01-11 |
| JPH0318213B2 true JPH0318213B2 (ja) | 1991-03-12 |
Family
ID=14573924
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58111939A Granted JPS605351A (ja) | 1983-06-23 | 1983-06-23 | プログラムル−ト記録方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS605351A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5376639A (en) * | 1976-12-17 | 1978-07-07 | Nec Corp | Memory unit for hysteresis of program |
-
1983
- 1983-06-23 JP JP58111939A patent/JPS605351A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS605351A (ja) | 1985-01-11 |
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