JPH0318272B2 - - Google Patents
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- JPH0318272B2 JPH0318272B2 JP58201373A JP20137383A JPH0318272B2 JP H0318272 B2 JPH0318272 B2 JP H0318272B2 JP 58201373 A JP58201373 A JP 58201373A JP 20137383 A JP20137383 A JP 20137383A JP H0318272 B2 JPH0318272 B2 JP H0318272B2
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- 230000015654 memory Effects 0.000 claims description 10
- 230000000295 complement effect Effects 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 description 11
- 230000000875 corresponding effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000005669 field effect Effects 0.000 description 4
- 230000003068 static effect Effects 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000011159 matrix material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は半導体メモリ、特にチツプ選択機能を
持ち、絶縁ゲート型電界効果トランジスタにより
スタテイツクRAMを構成する半導体メモリに関
する。
持ち、絶縁ゲート型電界効果トランジスタにより
スタテイツクRAMを構成する半導体メモリに関
する。
以下の説明は絶縁ゲート型電界効果トランジス
タとしてMOSトランジスタ（以下、MOSTとい
う。）を取上げ、MOSスタテイツクRAM（ランダ
ムアクセスメモリ）について行なう。
タとしてMOSトランジスタ（以下、MOSTとい
う。）を取上げ、MOSスタテイツクRAM（ランダ
ムアクセスメモリ）について行なう。
第１図は従来のMOSスタテイツクRAMの要部
を示すブロツク図である。メモリセルMCはその
複数個がマトリツクス配置され、同一行に配置さ
れた複数のメモリセルの選択端子は、その行に対
応する１つのワード線Ｗ１，…Wjに共通接続さ
れる。同一の列に配置された複数のメモリセル
MCのデータ入出力端子はその列に対応するデー
タ線Ｄ１，１〜Dk，に共通接続される。複
数のデータ線Di，は、列スイツチ回路Ｙを介
して共通データ線に結合される。ワード線Wi及
び列スイツチ入力信号Ｙ１，…，Ykはアドレス
回路BX，BYとデコード回路Ｘ−DCR，Ｙ−
DCRにより選択される。センスアンプSAの入力
端子及びデータ入力回路DICの出力端子は、前記
共通のデータ線に結合されセンスアンプSAの出
力はデータ出力回路DOBを経てデータ出力Dputと
して出力される。制御信号としてはチツプ選択信
号と制御信号信号があり、その制御回路
CONTは、チツプの選択、非選択状態を制御す
る制御信号CS′，CS″を出力する。制御信号CS′は
アドレス回路BX，BYを制御し、チツプが非選
択時にアドレス回路BX，BYを不活性化する。
制御信号CS″はセンスアンプSAとデータ出力回
路DOBを制御しチツプが非選択時にデータ出力
回路DOBを不活性化する。また制御回路CONT
は書込み、読出しを制御する制御信号WE′を出力
する。制御信号WE′は書込み時には、データ入力
回路DICを活性化させ、データ出力回路DOBを
不活性化させる。読出し時には逆にデータ入力回
路DICを不活性化させ、データ出力回路DOBを
活性化させる。
を示すブロツク図である。メモリセルMCはその
複数個がマトリツクス配置され、同一行に配置さ
れた複数のメモリセルの選択端子は、その行に対
応する１つのワード線Ｗ１，…Wjに共通接続さ
れる。同一の列に配置された複数のメモリセル
MCのデータ入出力端子はその列に対応するデー
タ線Ｄ１，１〜Dk，に共通接続される。複
数のデータ線Di，は、列スイツチ回路Ｙを介
して共通データ線に結合される。ワード線Wi及
び列スイツチ入力信号Ｙ１，…，Ykはアドレス
回路BX，BYとデコード回路Ｘ−DCR，Ｙ−
DCRにより選択される。センスアンプSAの入力
端子及びデータ入力回路DICの出力端子は、前記
共通のデータ線に結合されセンスアンプSAの出
力はデータ出力回路DOBを経てデータ出力Dputと
して出力される。制御信号としてはチツプ選択信
号と制御信号信号があり、その制御回路
CONTは、チツプの選択、非選択状態を制御す
る制御信号CS′，CS″を出力する。制御信号CS′は
アドレス回路BX，BYを制御し、チツプが非選
択時にアドレス回路BX，BYを不活性化する。
制御信号CS″はセンスアンプSAとデータ出力回
路DOBを制御しチツプが非選択時にデータ出力
回路DOBを不活性化する。また制御回路CONT
は書込み、読出しを制御する制御信号WE′を出力
する。制御信号WE′は書込み時には、データ入力
回路DICを活性化させ、データ出力回路DOBを
不活性化させる。読出し時には逆にデータ入力回
路DICを不活性化させ、データ出力回路DOBを
活性化させる。
この第１図に示される従来の半導体メモリの回
路においては、読出し動作を行なう際に、チツプ
選択信号により制御され、チツプ非選択状態
からチツプ選択状態に変つて読出すCSアクセス
とチツプ選択状態において、アドレス入力が変つ
て読出すアドレスアクセスの２通りの読出し手段
があるが、システムなどを構成する上で両者は等
しいアクセスタイムになることが望ましい。とこ
ろが第１図の従来例においては、アドレス回路
BX，BYが、チツプ非選択時に動作を行なわな
いように制御信号CS′によりスタンバイ状態に固
定されているため、CSアクセスを行なう場合制
御信号CS′がアクテイブになり、アドレス回路
BX，BYを活性化するまでの時間だけアクセス
タイムが遅れてしまうという欠点がある。
路においては、読出し動作を行なう際に、チツプ
選択信号により制御され、チツプ非選択状態
からチツプ選択状態に変つて読出すCSアクセス
とチツプ選択状態において、アドレス入力が変つ
て読出すアドレスアクセスの２通りの読出し手段
があるが、システムなどを構成する上で両者は等
しいアクセスタイムになることが望ましい。とこ
ろが第１図の従来例においては、アドレス回路
BX，BYが、チツプ非選択時に動作を行なわな
いように制御信号CS′によりスタンバイ状態に固
定されているため、CSアクセスを行なう場合制
御信号CS′がアクテイブになり、アドレス回路
BX，BYを活性化するまでの時間だけアクセス
タイムが遅れてしまうという欠点がある。
本発明の目的は、上記欠点を除去することによ
り、CSアクセスを高速にしかつ安定に読出すこ
とができるように制御されるアドレスデコード回
路を有する半導体メモリを提供することにある。
り、CSアクセスを高速にしかつ安定に読出すこ
とができるように制御されるアドレスデコード回
路を有する半導体メモリを提供することにある。
本発明の半導体メモリは、アドレス入力信号の
各ビツトに対応してそれぞれ互に相補の関係にあ
る対をなすビツトで構成されたアドレス出力信号
を出力するアドレス回路と、前記アドレス出力信
号を第１の論理に従つてデコードしかつチツプ選
択信号が非選択レベルのとき全ビツトが非選択レ
ベルとなる信号を出力する第１のデコード回路
と、該第１のデコード回路の出力信号を第２の論
理に従つてデコードし複数のメモリセルのうちの
所定のものを選択する選択信号を出力する第２の
デコード回路とを含んで構成される。
各ビツトに対応してそれぞれ互に相補の関係にあ
る対をなすビツトで構成されたアドレス出力信号
を出力するアドレス回路と、前記アドレス出力信
号を第１の論理に従つてデコードしかつチツプ選
択信号が非選択レベルのとき全ビツトが非選択レ
ベルとなる信号を出力する第１のデコード回路
と、該第１のデコード回路の出力信号を第２の論
理に従つてデコードし複数のメモリセルのうちの
所定のものを選択する選択信号を出力する第２の
デコード回路とを含んで構成される。
以下、本発明の実施例について図面を参照して
説明する。
説明する。
第２図は本発明の一実施例の要部を示す回路図
で、８アドレス入力により256本のデコード出力
を得るデコード回路を示している。
で、８アドレス入力により256本のデコード出力
を得るデコード回路を示している。
本実施例は、アドレス入力信号Ａ１〜Ａ８の各
ビツトに対応してそれぞれ互に相補の関係にある
対をなすビツトで構成されたアドレス出力信号を
出力するアドレス回路１と、前記アドレス出力信
号を第１の論理に従つてデコードしかつチツプ選
択信号CSが非選択レベルのとき制御信号CS′によ
り全ビツトがいずれも非選択レベルとなる信号を
出力する第１のデコード回路２と、この第１のデ
コード回路２の出力信号を第２の論理に従つてデ
コードする第２のし複数のメモリセルのうちの所
定のものを選択する信号Ｗ１〜Ｗ２５６を出力デ
コード回路３とを含むことから構成される。
ビツトに対応してそれぞれ互に相補の関係にある
対をなすビツトで構成されたアドレス出力信号を
出力するアドレス回路１と、前記アドレス出力信
号を第１の論理に従つてデコードしかつチツプ選
択信号CSが非選択レベルのとき制御信号CS′によ
り全ビツトがいずれも非選択レベルとなる信号を
出力する第１のデコード回路２と、この第１のデ
コード回路２の出力信号を第２の論理に従つてデ
コードする第２のし複数のメモリセルのうちの所
定のものを選択する信号Ｗ１〜Ｗ２５６を出力デ
コード回路３とを含むことから構成される。
アトレス回路１は８個の単位のアドレス回路
AC１〜AC８からなるアドレス回路群で、各アド
レス回路AC１〜AC８にはそれぞれアドレス信号
Ａ１〜Ａ８が入力され、その信号の論理レベルに
応じて互に相補の関係にある１対の出力信号Ａ
１′，１′，Ａ２′，２′…を出力するように構
成されている。
AC１〜AC８からなるアドレス回路群で、各アド
レス回路AC１〜AC８にはそれぞれアドレス信号
Ａ１〜Ａ８が入力され、その信号の論理レベルに
応じて互に相補の関係にある１対の出力信号Ａ
１′，１′，Ａ２′，２′…を出力するように構
成されている。
第１のデコード回路２は16個の単位のデコード
回路１Ｄ１〜１Ｄ１６によりなるデコード回路群
である。ここでアドレス回路AC１，AC２の出力
は、４個のデコード回路１Ｄ１〜１Ｄ４によつて
デコードされ４個のデコード出力信号が得られる
ように構成される。すなわちデコード回路１Ｄ１
には、アドレス回路AC１，AC２のアドレス入力
信号Ａ１，Ａ２に対する同相の信号（以下、同相
の信号はＡ１′，Ａ２′のようにいう。）Ａ１′，Ａ
２′が入力され、同様にデコード回路１Ｄ２には
Ａ１′とアドレス入力信号Ａ２の逆相の信号（以
下、逆相の信号は１′，２′のようにいう。）
Ａ２′が入力され、デコード回路１Ｄ３には
１′，Ａ２′が入力され、デコード回路１Ｄ４には
Ａ１′，２′が入力される。デコード回路は
AND回路によつて構成されるため、アドレス入
力信号Ａ１，Ａ２の論理レベルの組合せによつ
て、デコード回路１Ｄ１〜１Ｄ４の中で１個のみ
が論理“１”レベルを出力し、残りの３個は論理
“０”レベルを出力する。同様にアドレス回路AC
３，AC４，AC５，AC６，AC７，AC８の出力
信号は、それぞれデコード回路１Ｄ５〜１Ｄ８，
１Ｄ９〜１Ｄ１２，１Ｄ１３〜１Ｄ１６でデコー
ドされ、アドレス入力信号（Ａ３，Ａ４）、（Ａ
５，Ａ６）、（Ａ７，Ａ８）の論理レベルの組合せ
により、各組の内１個のみが論理“１”レベルを
出力し、残りの３個は論理“０”レベルを出力す
る。このように第１のデコード回路１の計16個の
基本のデコード回路１Ｄ１〜１Ｄ１６は４組に分
けられ、各組の内１個のみが論理“１”レベルを
出力されるように構成される。
回路１Ｄ１〜１Ｄ１６によりなるデコード回路群
である。ここでアドレス回路AC１，AC２の出力
は、４個のデコード回路１Ｄ１〜１Ｄ４によつて
デコードされ４個のデコード出力信号が得られる
ように構成される。すなわちデコード回路１Ｄ１
には、アドレス回路AC１，AC２のアドレス入力
信号Ａ１，Ａ２に対する同相の信号（以下、同相
の信号はＡ１′，Ａ２′のようにいう。）Ａ１′，Ａ
２′が入力され、同様にデコード回路１Ｄ２には
Ａ１′とアドレス入力信号Ａ２の逆相の信号（以
下、逆相の信号は１′，２′のようにいう。）
Ａ２′が入力され、デコード回路１Ｄ３には
１′，Ａ２′が入力され、デコード回路１Ｄ４には
Ａ１′，２′が入力される。デコード回路は
AND回路によつて構成されるため、アドレス入
力信号Ａ１，Ａ２の論理レベルの組合せによつ
て、デコード回路１Ｄ１〜１Ｄ４の中で１個のみ
が論理“１”レベルを出力し、残りの３個は論理
“０”レベルを出力する。同様にアドレス回路AC
３，AC４，AC５，AC６，AC７，AC８の出力
信号は、それぞれデコード回路１Ｄ５〜１Ｄ８，
１Ｄ９〜１Ｄ１２，１Ｄ１３〜１Ｄ１６でデコー
ドされ、アドレス入力信号（Ａ３，Ａ４）、（Ａ
５，Ａ６）、（Ａ７，Ａ８）の論理レベルの組合せ
により、各組の内１個のみが論理“１”レベルを
出力し、残りの３個は論理“０”レベルを出力す
る。このように第１のデコード回路１の計16個の
基本のデコード回路１Ｄ１〜１Ｄ１６は４組に分
けられ、各組の内１個のみが論理“１”レベルを
出力されるように構成される。
第２のデコード回路３は、計256個の単位のデ
コード回路２Ｄ１〜２Ｄ２５６よりなるデコード
回路群である。デコード回路２Ｄ１〜２Ｄ２５６
は４入力AND構成を取り、この４入力の内の１
入力は第１のデコード回路２の内、第１の組すな
わちデコード回路１Ｄ１〜１Ｄ４の出力端子のい
ずれかに接続され、別の１入力は第２の組すなわ
ちデコード回路１Ｄ５〜１Ｄ８の出力端子のいず
れかに接続され、別の１入力は第３の組すなわち
デコード回路１Ｄ９〜１Ｄ１２の出力端子のいず
れかに接続される。前述のように第１のデコード
回路２は、各組の内１つの出力のみ論理“１”レ
ベルを取つているので、第２のデコード回路３の
内アドレス入力の論理レベルの組合せ、すなわち
言い換えれば第１のデコード回路２の各組の出力
レベルの組合せにより44個中の１個のみが論理
“１”レベルを出力し残りの255個は論理“０”レ
ベルを出力する。これによりアドレス入力信号Ａ
１〜Ａ８の組合せにより、第２のデコード回路出
力Ｗ１〜Ｗ２５６の内１個のみが選択レベルを取
り、同出力をワード線（行選択線）などに接続す
ることができる。
コード回路２Ｄ１〜２Ｄ２５６よりなるデコード
回路群である。デコード回路２Ｄ１〜２Ｄ２５６
は４入力AND構成を取り、この４入力の内の１
入力は第１のデコード回路２の内、第１の組すな
わちデコード回路１Ｄ１〜１Ｄ４の出力端子のい
ずれかに接続され、別の１入力は第２の組すなわ
ちデコード回路１Ｄ５〜１Ｄ８の出力端子のいず
れかに接続され、別の１入力は第３の組すなわち
デコード回路１Ｄ９〜１Ｄ１２の出力端子のいず
れかに接続される。前述のように第１のデコード
回路２は、各組の内１つの出力のみ論理“１”レ
ベルを取つているので、第２のデコード回路３の
内アドレス入力の論理レベルの組合せ、すなわち
言い換えれば第１のデコード回路２の各組の出力
レベルの組合せにより44個中の１個のみが論理
“１”レベルを出力し残りの255個は論理“０”レ
ベルを出力する。これによりアドレス入力信号Ａ
１〜Ａ８の組合せにより、第２のデコード回路出
力Ｗ１〜Ｗ２５６の内１個のみが選択レベルを取
り、同出力をワード線（行選択線）などに接続す
ることができる。
ここで、第１のデコード回路２には制御信号
CS′が入力される。すなわち制御信号CS′は外部
信号であるチツプ選択信号により、チツプが
非選択状態となるとき非選択レベル（例えば、論
理“０”レベル。）になるようにチツプ内部で発
生される。
CS′が入力される。すなわち制御信号CS′は外部
信号であるチツプ選択信号により、チツプが
非選択状態となるとき非選択レベル（例えば、論
理“０”レベル。）になるようにチツプ内部で発
生される。
本実施例においては、チツプが選択状態のとき
には論理“１”レベルを取り、チツプが非選択状
態のときには論理“０”レベルを取るように構成
される。従つて、第１のデコード回路２をアドレ
ス回路１の出力信号と、制御信号CS′のAND回
路で構成することによつて制御信号CS′が論理
“１”レベルのときには、通常のアドレス回路出
力信号のデコード動作を行ない、論理“０”レベ
ルのときには第１のデコード回路２の出力はすべ
て論理“０”レベル、すなわち非選択レベルの信
号を出力し、その結果第２のデコード回路３の出
力もすべて論理“０”レベル、すなわち、非選択
レベルとなり、以上によりチツプ選択（ワード線
などの選択）、非選択状態を制御できる。
には論理“１”レベルを取り、チツプが非選択状
態のときには論理“０”レベルを取るように構成
される。従つて、第１のデコード回路２をアドレ
ス回路１の出力信号と、制御信号CS′のAND回
路で構成することによつて制御信号CS′が論理
“１”レベルのときには、通常のアドレス回路出
力信号のデコード動作を行ない、論理“０”レベ
ルのときには第１のデコード回路２の出力はすべ
て論理“０”レベル、すなわち非選択レベルの信
号を出力し、その結果第２のデコード回路３の出
力もすべて論理“０”レベル、すなわち、非選択
レベルとなり、以上によりチツプ選択（ワード線
などの選択）、非選択状態を制御できる。
従つて本実施例によると、アドレス回路１に制
御信号CS′が加えられていないため、チツプ選択
信号が選択状態になると同時に、アドレス入
力信号Ａ１〜Ａ８の論理レベルが変化した場合、
アドレス回路１は制御信号CS′の発生をまたずに
動作を開始でき、この部分のCS（チツプ選択）制
御による遅れを回避できる。そして、制御信号
CS′が第１のデコード回路２に加わる時点には、
アドレス入力信号Ａ１〜Ａ８に応じたアドレス回
路１の出力信号Ａ１′，１′，Ａ２′，２′，…
も同時に加わり始めるので、CS制御の遅れなし
に高速にCSアクセスを読出すことができる。
御信号CS′が加えられていないため、チツプ選択
信号が選択状態になると同時に、アドレス入
力信号Ａ１〜Ａ８の論理レベルが変化した場合、
アドレス回路１は制御信号CS′の発生をまたずに
動作を開始でき、この部分のCS（チツプ選択）制
御による遅れを回避できる。そして、制御信号
CS′が第１のデコード回路２に加わる時点には、
アドレス入力信号Ａ１〜Ａ８に応じたアドレス回
路１の出力信号Ａ１′，１′，Ａ２′，２′，…
も同時に加わり始めるので、CS制御の遅れなし
に高速にCSアクセスを読出すことができる。
次に、制御信号CS′を第１のデコード回路２の
代りに第２のデコード回路３に入れた場合を説明
する。第２図より分かるように、第２のデコード
回路３の入力にはアドレス回路１及び第１のデコ
ード回路２を経た信号が印加されるので、アドレ
ス入力レベルに論理変化があつてから、その真の
信号に応じた信号が第２のデコード回路３に加わ
るまでには、ある程度の時間を必要とする。一方
制御信号CS′はチツプ選択信号の入力によりイ
ンバータ３段程度を経て発生されるので比較的短
時間で発生する。従つて、第２のデコード回路３
に制御信号CS′が印加されたときには、まだ第２
デコード回路３の入力信号、すなわち第１デコー
ド回路２の出力には、真のアドレス入力信号に応
じたレベルが出力されていないため、誤つた信号
に応じた別の第２のデコード回路３が選択されて
しまう可能性があり結局安定性に欠けてしまう。
代りに第２のデコード回路３に入れた場合を説明
する。第２図より分かるように、第２のデコード
回路３の入力にはアドレス回路１及び第１のデコ
ード回路２を経た信号が印加されるので、アドレ
ス入力レベルに論理変化があつてから、その真の
信号に応じた信号が第２のデコード回路３に加わ
るまでには、ある程度の時間を必要とする。一方
制御信号CS′はチツプ選択信号の入力によりイ
ンバータ３段程度を経て発生されるので比較的短
時間で発生する。従つて、第２のデコード回路３
に制御信号CS′が印加されたときには、まだ第２
デコード回路３の入力信号、すなわち第１デコー
ド回路２の出力には、真のアドレス入力信号に応
じたレベルが出力されていないため、誤つた信号
に応じた別の第２のデコード回路３が選択されて
しまう可能性があり結局安定性に欠けてしまう。
以上説明したように、第１のデコード回路２に
のみ制御信号CS′を加えることにより、高速かつ
安定にCSアクセスを読出すことができ、また制
御信号CS′に付く負荷容量も比較的小さくできる
ため信号伝播速度も速くできる。
のみ制御信号CS′を加えることにより、高速かつ
安定にCSアクセスを読出すことができ、また制
御信号CS′に付く負荷容量も比較的小さくできる
ため信号伝播速度も速くできる。
第３図は第２図に示す本実施例の回路の一部詳
細回路図である。第３図は相補型MOSトランジ
スタにより構成した回路例で、ACはアドレス回
路１，１Ｄは第１のデコード回路２，２Ｄは第２
のデコード回路３のそれぞれの単位回路を示す。
アドレス回路ACはインバータ３段により構成さ
れ、アドレス入力信号Aiに応じて同相の出力信
号Ai′と逆相の出力信号′を出力する。インバー
タ３段の内MOSTQ１，Ｑ３，Ｑ５はＰチヤネル
型、MOSTQ２，Ｑ４，Ｑ６はＮチヤネル型で構
成されている。
細回路図である。第３図は相補型MOSトランジ
スタにより構成した回路例で、ACはアドレス回
路１，１Ｄは第１のデコード回路２，２Ｄは第２
のデコード回路３のそれぞれの単位回路を示す。
アドレス回路ACはインバータ３段により構成さ
れ、アドレス入力信号Aiに応じて同相の出力信
号Ai′と逆相の出力信号′を出力する。インバー
タ３段の内MOSTQ１，Ｑ３，Ｑ５はＰチヤネル
型、MOSTQ２，Ｑ４，Ｑ６はＮチヤネル型で構
成されている。
第１のデコード回路１Ｄは、NAND回路とイ
ンバータにより構成される。MOSTQ１３，Ｑ１
４のゲートには、アドレス回路ACの出力信号が
印加される。MOSTQ１２，Ｑ１５のゲートには
別のアドレス回路の出力信号j′又は、′が印加
される。またMOSTQ１１，Ｑ１６のゲートには
制御信号CS′が印加される。MOSTQ１１，Ｑ１
２，Ｑ１３はＰチヤネル型、MOSTQ１４，Ｑ１
５，Ｑ１６はＮチヤネル型で構成されるので、第
１のデコーダ回路１Ｄの入力信号がいずれも論理
“１”レベルを取つた場合、Ｐチヤネル型MOST
はいずれも非導通となり、Ｎチヤネル型MOST
はいずれも導通状態となるので、MOSTQ１３の
ドレインとMOSTQ１４のドレインとの接続の節
点Ｎ１０のレベルは論理“０”レベルとなり、
MOSTQ１７，Ｑ１８により構成されるインバー
タを通して出力節点Ｎ１１、すなわち、第１デコ
ード回路１Ｄの出力端子には選択信号、論理
“１”レベルの出力信号FDkが出力される。逆に
第１のデコード回路１Ｄの入力信号の内で少なく
とも１つが論理“０”レベルをとつた場合、節点
Ｎ１０は論理“１”レベルとなり、出力節点Ｎ１
１には非選択信号、論理“０”レベルの出力信号
FDk出力される。
ンバータにより構成される。MOSTQ１３，Ｑ１
４のゲートには、アドレス回路ACの出力信号が
印加される。MOSTQ１２，Ｑ１５のゲートには
別のアドレス回路の出力信号j′又は、′が印加
される。またMOSTQ１１，Ｑ１６のゲートには
制御信号CS′が印加される。MOSTQ１１，Ｑ１
２，Ｑ１３はＰチヤネル型、MOSTQ１４，Ｑ１
５，Ｑ１６はＮチヤネル型で構成されるので、第
１のデコーダ回路１Ｄの入力信号がいずれも論理
“１”レベルを取つた場合、Ｐチヤネル型MOST
はいずれも非導通となり、Ｎチヤネル型MOST
はいずれも導通状態となるので、MOSTQ１３の
ドレインとMOSTQ１４のドレインとの接続の節
点Ｎ１０のレベルは論理“０”レベルとなり、
MOSTQ１７，Ｑ１８により構成されるインバー
タを通して出力節点Ｎ１１、すなわち、第１デコ
ード回路１Ｄの出力端子には選択信号、論理
“１”レベルの出力信号FDkが出力される。逆に
第１のデコード回路１Ｄの入力信号の内で少なく
とも１つが論理“０”レベルをとつた場合、節点
Ｎ１０は論理“１”レベルとなり、出力節点Ｎ１
１には非選択信号、論理“０”レベルの出力信号
FDk出力される。
第２のデコード回路２Ｄは、４入力NAND回
路とインバータにより構成される。MOSTQ２
４，Ｑ２５，Ｑ２３，Ｑ２６，Ｑ２２，Ｑ２７，
Ｑ２１，Ｑ２８のゲートにはそれぞれ別の第１の
デコード回路出力信号FDk，FDl，FDm，FDn
が印加される。MOSTQ２１〜Ｑ２４はＰチヤネ
ル型、MOSTQ２５〜Ｑ２８はＮチヤネル型で構
成されるので、第１のデコード回路出力信号
FDk，FDl，FDm，FDnがいずれも論理“１”
レベルを取つた場合、Ｐチヤネル型MOSTはい
ずれも非導通となり、Ｎチヤネル型MOSTはい
ずれも導通状態となるので、MOSTQ２４のドレ
インとMOSTQ２５のドレインの接続節点Ｎ２１
のレベルは論理“０”レベルとなり、MOSTQ２
９，Ｑ３０により構成されるインバータを通して
出力節点Ｎ２２、すなわち第２デコード回路２Ｄ
の出力端子には、選択信号、論理“１”レベルの
出力信号Ｗ０が出力される。逆に第１のデコード
回路出力信号FDk，FDl，FDm，FDnの内で、
少なくとも１つが論理“０”レベルを取つた場
合、節点Ｎ２１は論理“１”レベルとなり出力節
点Ｎ２２から非選択信号、論理“０”レベルの出
力信号Ｗ０が出力される。
路とインバータにより構成される。MOSTQ２
４，Ｑ２５，Ｑ２３，Ｑ２６，Ｑ２２，Ｑ２７，
Ｑ２１，Ｑ２８のゲートにはそれぞれ別の第１の
デコード回路出力信号FDk，FDl，FDm，FDn
が印加される。MOSTQ２１〜Ｑ２４はＰチヤネ
ル型、MOSTQ２５〜Ｑ２８はＮチヤネル型で構
成されるので、第１のデコード回路出力信号
FDk，FDl，FDm，FDnがいずれも論理“１”
レベルを取つた場合、Ｐチヤネル型MOSTはい
ずれも非導通となり、Ｎチヤネル型MOSTはい
ずれも導通状態となるので、MOSTQ２４のドレ
インとMOSTQ２５のドレインの接続節点Ｎ２１
のレベルは論理“０”レベルとなり、MOSTQ２
９，Ｑ３０により構成されるインバータを通して
出力節点Ｎ２２、すなわち第２デコード回路２Ｄ
の出力端子には、選択信号、論理“１”レベルの
出力信号Ｗ０が出力される。逆に第１のデコード
回路出力信号FDk，FDl，FDm，FDnの内で、
少なくとも１つが論理“０”レベルを取つた場
合、節点Ｎ２１は論理“１”レベルとなり出力節
点Ｎ２２から非選択信号、論理“０”レベルの出
力信号Ｗ０が出力される。
以上説明したとおり、第３図に示す回路による
と、半導体メモリが非選択状態のとき、制御信号
CS′によりその出力がいずれも非選択レベルの信
号を出力する第１のデコード回路と、それに従つ
て非選択レベルの信号を出力する第２のデコード
回路が得られる。
と、半導体メモリが非選択状態のとき、制御信号
CS′によりその出力がいずれも非選択レベルの信
号を出力する第１のデコード回路と、それに従つ
て非選択レベルの信号を出力する第２のデコード
回路が得られる。
又、以上は相補型MOSTを用いて回路を説明
したが、Ｎチヤネル型MOSTあるいはＰ型
MOSTのみを用いても同様に回路構成がなされ
る。
したが、Ｎチヤネル型MOSTあるいはＰ型
MOSTのみを用いても同様に回路構成がなされ
る。
なお、以上の説明においては、アドレス入力信
号を行アドレス信号及び列アドレス信号を区別し
なかつたけれども、半導体メモリにおいては通常
行アドレス入力信号による選択ワード線の立上げ
が先行し、その後時間をおいて列アドレス入力信
号によるデータ線とメモリセルの選択が行われる
ので、本発明を行アドレス入力信号、すなわちＸ
デコード回路のみに適用しても、CSアクセスを
高速かつ安定に読出すことについてそれ相当の効
果を得ることができる。
号を行アドレス信号及び列アドレス信号を区別し
なかつたけれども、半導体メモリにおいては通常
行アドレス入力信号による選択ワード線の立上げ
が先行し、その後時間をおいて列アドレス入力信
号によるデータ線とメモリセルの選択が行われる
ので、本発明を行アドレス入力信号、すなわちＸ
デコード回路のみに適用しても、CSアクセスを
高速かつ安定に読出すことについてそれ相当の効
果を得ることができる。
又、これまでの説明は絶縁ゲート型電界効果ト
ランジスタとしてMOSトランジスタを取上げた
が、他の絶縁ゲート型電界効果トランジスタにも
適用できることは言うまでもない。
ランジスタとしてMOSトランジスタを取上げた
が、他の絶縁ゲート型電界効果トランジスタにも
適用できることは言うまでもない。
以上、詳細に説明したとおり、本発明の半導体
メモリは、チツプ選択・非選択の制御信号を従来
のアドレス回路に変つて入力し、半導体メモリが
非選択のときその出力がいずれも非選択レベルの
信号を出力する第１のデコード回路と、該第１の
デコード回路の出力をデコードする第２のデコー
ド回路を含んでいるので、CSアクセスを高速か
つ安定に読出すことができるという効果を有して
いる。
メモリは、チツプ選択・非選択の制御信号を従来
のアドレス回路に変つて入力し、半導体メモリが
非選択のときその出力がいずれも非選択レベルの
信号を出力する第１のデコード回路と、該第１の
デコード回路の出力をデコードする第２のデコー
ド回路を含んでいるので、CSアクセスを高速か
つ安定に読出すことができるという効果を有して
いる。
従つて本発明の半導体メモリを用いることによ
り、チツプ非選択状態からチツプ選択状態に変つ
て読出すCSアクセスと、チツプ選択状態におい
て、アドレスが変つて読出すアドレスアクセスの
２通りの読出し手段のアクセスタイムを等しくし
たシステムを構成することができる。
り、チツプ非選択状態からチツプ選択状態に変つ
て読出すCSアクセスと、チツプ選択状態におい
て、アドレスが変つて読出すアドレスアクセスの
２通りの読出し手段のアクセスタイムを等しくし
たシステムを構成することができる。
第１図は従来の半導体メモリの一例の要部を示
すブロツク図、第２図は本発明の一実施例の要部
を示す論理ブロツク図、第３図はその一部詳細回
路図である。 １……アドレス回路（群）、２……第１のデコ
ード回路（群）、３……第２のデコード回路
（群）、１Ｄ，１Ｄ１〜１Ｄ１６……第１のデコー
ド回路、２Ｄ，２Ｄ１〜２Ｄ２５６……第２のデ
コド回路、Ａ１〜Ａ８，Ai，AX１〜AXj，AY
１〜AYk……アドレス入力信号、Ai′，′，
Aj′，′……アドレス出力信号、AC１〜AC８，
BX，BY……アドレス回路、Ｂ１，１〜Bj，
Bj……データ線、CONT……制御回路、……
チツプ選択信号、CS′，CS″……制御信号、DIC
……データ入力回路、DOB……データ出力回路、
Dio……データ入力、Dput……データ出力、FDk，
FDl，FDm.FDn……第１のデコード回路出力信
号、MC……メモリセル、Ｑ１，Ｑ３，Ｑ５，Ｑ
１１，Ｑ１１，Ｑ１３，Ｑ１７，Ｑ２１，Ｑ２
２，Ｑ２３，Ｑ２４，Ｑ２９……Ｐチヤネル型
MOSトランジスタ、Ｑ２，Ｑ４，Ｑ６，Ｑ１４，
Ｑ１５，Ｑ１６，Ｑ１８，Ｑ２５，Ｑ２６，Ｑ２
７，Ｑ２８，Ｑ３０……Ｎチヤネル型MOSトラ
ンジスタ、Ｎ１０，Ｎ１１，Ｎ２０，Ｎ２１……
節点、SA……センスアンプ、VCC……電源、Ｗ
１〜Wj……ワード線、，WE′……制御信号、
Ｗ１〜Ｗ２５６，Ｗ０……第２のデコード回路出
力信号、Ｘ−DCR……Ｘデコード回路、Ｙ−
DCR……Ｙデコード回路、Ｙ１〜Yk……Ｙアド
レス信号。
すブロツク図、第２図は本発明の一実施例の要部
を示す論理ブロツク図、第３図はその一部詳細回
路図である。 １……アドレス回路（群）、２……第１のデコ
ード回路（群）、３……第２のデコード回路
（群）、１Ｄ，１Ｄ１〜１Ｄ１６……第１のデコー
ド回路、２Ｄ，２Ｄ１〜２Ｄ２５６……第２のデ
コド回路、Ａ１〜Ａ８，Ai，AX１〜AXj，AY
１〜AYk……アドレス入力信号、Ai′，′，
Aj′，′……アドレス出力信号、AC１〜AC８，
BX，BY……アドレス回路、Ｂ１，１〜Bj，
Bj……データ線、CONT……制御回路、……
チツプ選択信号、CS′，CS″……制御信号、DIC
……データ入力回路、DOB……データ出力回路、
Dio……データ入力、Dput……データ出力、FDk，
FDl，FDm.FDn……第１のデコード回路出力信
号、MC……メモリセル、Ｑ１，Ｑ３，Ｑ５，Ｑ
１１，Ｑ１１，Ｑ１３，Ｑ１７，Ｑ２１，Ｑ２
２，Ｑ２３，Ｑ２４，Ｑ２９……Ｐチヤネル型
MOSトランジスタ、Ｑ２，Ｑ４，Ｑ６，Ｑ１４，
Ｑ１５，Ｑ１６，Ｑ１８，Ｑ２５，Ｑ２６，Ｑ２
７，Ｑ２８，Ｑ３０……Ｎチヤネル型MOSトラ
ンジスタ、Ｎ１０，Ｎ１１，Ｎ２０，Ｎ２１……
節点、SA……センスアンプ、VCC……電源、Ｗ
１〜Wj……ワード線、，WE′……制御信号、
Ｗ１〜Ｗ２５６，Ｗ０……第２のデコード回路出
力信号、Ｘ−DCR……Ｘデコード回路、Ｙ−
DCR……Ｙデコード回路、Ｙ１〜Yk……Ｙアド
レス信号。
Claims (1)
- １ アドレス入力信号の各ビツトに対応してそれ
ぞれ互に相補の関係にある対をなすビツトで構成
されたアドレス出力信号を出力するアドレス回路
と、前記アドレス出力信号を第１の論理に従つて
デコードしかつチツプ選択信号が非選択レベルの
とき全ビツトが非選択レベルとなる信号を出力す
る第１のデコード回路と、該第１のデコード回路
の出力信号を第２の論理に従つてデコードし複数
のメモリセルのうちの所定のものを選択する選択
信号を出力する第２のデコード回路とを含むこと
を特徴とする半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58201373A JPS6093696A (ja) | 1983-10-27 | 1983-10-27 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58201373A JPS6093696A (ja) | 1983-10-27 | 1983-10-27 | 半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6093696A JPS6093696A (ja) | 1985-05-25 |
| JPH0318272B2 true JPH0318272B2 (ja) | 1991-03-12 |
Family
ID=16439990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58201373A Granted JPS6093696A (ja) | 1983-10-27 | 1983-10-27 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6093696A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62120694A (ja) * | 1985-11-20 | 1987-06-01 | Mitsubishi Electric Corp | 半導体記憶装置 |
| JPS6448799U (ja) * | 1987-09-18 | 1989-03-27 | ||
| JP3415664B2 (ja) * | 1993-12-28 | 2003-06-09 | 三菱電機株式会社 | 半導体記憶装置 |
-
1983
- 1983-10-27 JP JP58201373A patent/JPS6093696A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6093696A (ja) | 1985-05-25 |
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