JPH0318274B2 - - Google Patents
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- JPH0318274B2 JPH0318274B2 JP58179609A JP17960983A JPH0318274B2 JP H0318274 B2 JPH0318274 B2 JP H0318274B2 JP 58179609 A JP58179609 A JP 58179609A JP 17960983 A JP17960983 A JP 17960983A JP H0318274 B2 JPH0318274 B2 JP H0318274B2
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- semiconductor memory
- memory element
- bistable circuit
- output node
- drain
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は不揮発性半導体メモリ素子を用いた不
揮発性ランダムアクセス半導体メモリに関する。
揮発性ランダムアクセス半導体メモリに関する。
従来、半導体メモリの代表的なものとして、絶
縁ゲート型電界効果トランジスタ（以下、
IGFETという。）を６素子用いることによるフリ
ツプフロツプ回路の如き、双安定回路により構成
されるスタテイツク型のランダムアクセスメモリ
（以下、RAMという。）がある。
縁ゲート型電界効果トランジスタ（以下、
IGFETという。）を６素子用いることによるフリ
ツプフロツプ回路の如き、双安定回路により構成
されるスタテイツク型のランダムアクセスメモリ
（以下、RAMという。）がある。
ところでこのRAMには、メモリセルに蓄えら
れた情報は、そのメモリ機能からして、電源を降
下又は遮断すると、消えるという欠点があつた。
最近、電源を降下又は遮断しても情報が消えない
不揮発性RAMが提供され始めているが、構成に
要するIGFETの数が多く、更に不揮発性半導体
メモリ素子の書込み及び消去方法などの使用方法
が難しいという欠点があつた。
れた情報は、そのメモリ機能からして、電源を降
下又は遮断すると、消えるという欠点があつた。
最近、電源を降下又は遮断しても情報が消えない
不揮発性RAMが提供され始めているが、構成に
要するIGFETの数が多く、更に不揮発性半導体
メモリ素子の書込み及び消去方法などの使用方法
が難しいという欠点があつた。
本発明の目的は、上記欠点を除去することによ
り、構成に必要なIGFETの数が少く、不揮発性
半導体メモリ素子への書込み・消去を同時に行う
ことが可能で、不揮発性半導体メモリ素子から
RAMへの情報の読出しの容易な、かつ電源を降
下又は遮断しても情報の消えないところの不揮発
性ランダムアクセス半導体メモリを提供すること
及び単一5V電源使用で書込み・消去が実現でき
る機能の付加された不揮発性ランダムアクセス半
導体メモリを提供する事にある。
り、構成に必要なIGFETの数が少く、不揮発性
半導体メモリ素子への書込み・消去を同時に行う
ことが可能で、不揮発性半導体メモリ素子から
RAMへの情報の読出しの容易な、かつ電源を降
下又は遮断しても情報の消えないところの不揮発
性ランダムアクセス半導体メモリを提供すること
及び単一5V電源使用で書込み・消去が実現でき
る機能の付加された不揮発性ランダムアクセス半
導体メモリを提供する事にある。
本第１の発明の不揮発性ランダムアクセス半導
体メモリは、一対の出力節点を備えた双安定回路
と、該双安定回路の各出力節点と一対のデータ線
との間にそれぞれ対応して接続された第１、第２
のスイツチ手段と、ドレインが前記双安定回路の
一方の出力節点にゲートが前記双安定回路の他方
の出力節点にソースがソース電源にそれぞれ接続
された不揮発性半導体メモリ素子とを含む事から
構成される。
体メモリは、一対の出力節点を備えた双安定回路
と、該双安定回路の各出力節点と一対のデータ線
との間にそれぞれ対応して接続された第１、第２
のスイツチ手段と、ドレインが前記双安定回路の
一方の出力節点にゲートが前記双安定回路の他方
の出力節点にソースがソース電源にそれぞれ接続
された不揮発性半導体メモリ素子とを含む事から
構成される。
又、本第２の発明の不揮発性ランダムアクセス
半導体メモリは、双安定回路と、該双安定回路の
一対の出力節点と一対のデータ線間にそれぞれ接
続された第１、第２のスイツチ手段と、書込選択
信号によりオン、オフす第１、第２の書込み選択
手段と、ドレインが前記第１の書込み選択手段を
介し前記双安定回路の一方の出力節点にゲートが
前記第２の書込み選択手段を介して前記双安定回
路の他方の出力節点にソースがソース電源にそれ
ぞれ接続された不揮発性半導体メモリ素子と、該
不揮発性半導体メモリ素子のドレイン及びゲート
と書込み用電源との間にそれぞれ接続された第
１、第２の容量とを含む事から構成される。
半導体メモリは、双安定回路と、該双安定回路の
一対の出力節点と一対のデータ線間にそれぞれ接
続された第１、第２のスイツチ手段と、書込選択
信号によりオン、オフす第１、第２の書込み選択
手段と、ドレインが前記第１の書込み選択手段を
介し前記双安定回路の一方の出力節点にゲートが
前記第２の書込み選択手段を介して前記双安定回
路の他方の出力節点にソースがソース電源にそれ
ぞれ接続された不揮発性半導体メモリ素子と、該
不揮発性半導体メモリ素子のドレイン及びゲート
と書込み用電源との間にそれぞれ接続された第
１、第２の容量とを含む事から構成される。
以下、本発明の実施例を図面を参照して説明す
る。
る。
第１図は本第１の発明の一実施例の要部を示す
回路図である。
回路図である。
本実施例は、IGFETM１，Ｍ２，Ｍ３，Ｍ４
により構成されるフリツプフロツプ回路による双
安定回路１０と、この双安定回路１０の一対の出
力節点Ａ，Ｂと一対のデータ線DL，間にそれ
ぞれ接続されたスイツチ手段としてのゲートを読
出し切換信号端子Ｘ１にドレインをデータ線DL，
DLにソースを出力節点Ａ，Ｂにそれぞれ接続さ
れたIGFETM５，Ｍ６と、ドレインが双安定回
路１０の出力節点Ｂに、制御電極が双安定回路１
０の出力節点Ａにソースがソース電源VSにそれ
ぞれ接続された浮遊電極を有する不揮発性半導体
メモリ素子Ma１とを含むことから構成される。
により構成されるフリツプフロツプ回路による双
安定回路１０と、この双安定回路１０の一対の出
力節点Ａ，Ｂと一対のデータ線DL，間にそれ
ぞれ接続されたスイツチ手段としてのゲートを読
出し切換信号端子Ｘ１にドレインをデータ線DL，
DLにソースを出力節点Ａ，Ｂにそれぞれ接続さ
れたIGFETM５，Ｍ６と、ドレインが双安定回
路１０の出力節点Ｂに、制御電極が双安定回路１
０の出力節点Ａにソースがソース電源VSにそれ
ぞれ接続された浮遊電極を有する不揮発性半導体
メモリ素子Ma１とを含むことから構成される。
すなわち、本実施例はIGFET Ｍ１〜Ｍ６から
なる公知のRAM１１に浮遊電極を有する不揮発
性半導体メモリ素子Ma１ １個を付加したもの
である。
なる公知のRAM１１に浮遊電極を有する不揮発
性半導体メモリ素子Ma１ １個を付加したもの
である。
ここで浮遊電極を有する不揮発性半導体メモリ
素子Ma１の構造及び動作を説明する。第２図は
不揮発性半導体メモリ素子Ma１の構造を示す模
式的断面図である。同図では、１はドレイン、２
はソース、３は浮遊電極、４は制御電極、５は半
導体基板、６は薄い絶縁膜、７はゲート絶縁膜、
８はフイールド絶縁膜である。
素子Ma１の構造及び動作を説明する。第２図は
不揮発性半導体メモリ素子Ma１の構造を示す模
式的断面図である。同図では、１はドレイン、２
はソース、３は浮遊電極、４は制御電極、５は半
導体基板、６は薄い絶縁膜、７はゲート絶縁膜、
８はフイールド絶縁膜である。
Ｎチヤネル型浮遊電極を有する不揮発性半導体
メモリ素子を例にとつて説明すると、ドレイン１
とソース２はN+型拡散領域、半導体基板５はＰ
型シリコン基板、ドレイン拡散領域上に設ける薄
い絶縁膜６は、例えば200Åの膜厚をもつシリコ
ン酸化膜、ゲート絶縁膜７は1000Åの膜厚をもつ
シリコン酸化膜である。なおこの浮遊電極を有す
る不揮発性半導体メモリ素子はＦ−Ｎトンネル電
流現象を利用した公知の素子である。
メモリ素子を例にとつて説明すると、ドレイン１
とソース２はN+型拡散領域、半導体基板５はＰ
型シリコン基板、ドレイン拡散領域上に設ける薄
い絶縁膜６は、例えば200Åの膜厚をもつシリコ
ン酸化膜、ゲート絶縁膜７は1000Åの膜厚をもつ
シリコン酸化膜である。なおこの浮遊電極を有す
る不揮発性半導体メモリ素子はＦ−Ｎトンネル電
流現象を利用した公知の素子である。
次にこの不揮発性半導体メモリ素子の動作原理
を説明する。
を説明する。
まず書込み動作について説明する。制御電極４
の電位を接地電位とし、ドレインに書込み電圧
VW（＋15v）を印加すると浮遊電極３とドレイン
１との間に薄い絶縁膜６にドレインから見て負の
強電界が印加されＦ−Ｎトンネル電流により浮遊
電極３に正孔が注入され、注入された正孔は浮遊
電極３に蓄えられ、浮遊電極３は正電位に保たれ
る。これにより制御電極４からみたしきい値電圧
（以下、VTという。）は低くなる。実際には書込
み後のVTは−5v程度になる。（初期のVTは2v程
度）。なお制御電極４及びドレイン１の電位が共
に接地電位の場合、浮遊電極３とドレイン１との
間には電界が生じないため、電荷の移動はない。
このためこの状態ではVTの変化は生じない。
の電位を接地電位とし、ドレインに書込み電圧
VW（＋15v）を印加すると浮遊電極３とドレイン
１との間に薄い絶縁膜６にドレインから見て負の
強電界が印加されＦ−Ｎトンネル電流により浮遊
電極３に正孔が注入され、注入された正孔は浮遊
電極３に蓄えられ、浮遊電極３は正電位に保たれ
る。これにより制御電極４からみたしきい値電圧
（以下、VTという。）は低くなる。実際には書込
み後のVTは−5v程度になる。（初期のVTは2v程
度）。なお制御電極４及びドレイン１の電位が共
に接地電位の場合、浮遊電極３とドレイン１との
間には電界が生じないため、電荷の移動はない。
このためこの状態ではVTの変化は生じない。
次に消去動作について説明する。制御電極４に
消去電圧（＋15v）を印加して、ドレイン１の電
位を接地電位にする。書込み動作と逆方向の電界
が印加され薄い絶縁膜６を通して電子が浮遊電極
３に注入され、浮遊電極３の電位が負電位になり
VTが高くなる（VT10v）。
消去電圧（＋15v）を印加して、ドレイン１の電
位を接地電位にする。書込み動作と逆方向の電界
が印加され薄い絶縁膜６を通して電子が浮遊電極
３に注入され、浮遊電極３の電位が負電位になり
VTが高くなる（VT10v）。
第３図に、初期のVT及び書込み後、消去後の
VTの変化を示す。なお同図は、ソース２の電位
を接地電位とし、ドレイン１に一定電圧を印加し
たときの制御電極電圧VCGとドレイン−ソース間
に流れる電流DSとの特性を示す。初期のVTであ
るVTOは2v、書込み後のVTであるVTWは−5v、消
去後のVTであるVTEは10vである。
VTの変化を示す。なお同図は、ソース２の電位
を接地電位とし、ドレイン１に一定電圧を印加し
たときの制御電極電圧VCGとドレイン−ソース間
に流れる電流DSとの特性を示す。初期のVTであ
るVTOは2v、書込み後のVTであるVTWは−5v、消
去後のVTであるVTEは10vである。
次に、このような特性をもつ浮遊電極を有する
不揮発性半導体メモリ素子を用いた本実施例の動
作について説明する。
不揮発性半導体メモリ素子を用いた本実施例の動
作について説明する。
まず、IGFETM１〜Ｍ６からなるRAM１１の
読出し・書込みは電源Vc.c.を5v（読出し電圧）に
設定し、ソース電源VSをOVにする。これにより
不揮発性半導体メモリ素子Ma１が接続されてい
ないと同じ状態になり、通常のRAMと同様に読
出し・書込みができる。
読出し・書込みは電源Vc.c.を5v（読出し電圧）に
設定し、ソース電源VSをOVにする。これにより
不揮発性半導体メモリ素子Ma１が接続されてい
ないと同じ状態になり、通常のRAMと同様に読
出し・書込みができる。
次に、RAM１１の出力情報を不揮発性半導体
メモリ素子Ma１に書込む動作について説明す
る。まず読出し切換接続点Ｘ１を接地電位にす
る。次にソース電源VSを開放にして電源Vc.c.を
5vから15vに変化させる事により書込みが行なわ
れる。例えば読出し状態での出力節点Ａの情報が
“０”（接地電位）で出力節点Ｂの情報が“１”
（電源電位）のときを考える。読出し切換接続点
Ｘ１を接地電位にする事により、この双安定回路
１０はデータ線DL，から切り離される。次に
電源Vc.c.を5vから15vに変化させると出力節点Ａ
の電位は変わらず接地電位のままであるが、出力
節点Ｂの電位は5vから15vに変わる。このときの
不揮発性半導体メモリ素子Ma１は、ドレインに
＋15v、制御電極に接地電位が印加されるため書
込みが行なわれ、VTはVTW＝−5vになる。つま
り出力節点Ａが“０”の場合、不揮発性半導体メ
モリ素子Ma１に書込みが行なわれる。
メモリ素子Ma１に書込む動作について説明す
る。まず読出し切換接続点Ｘ１を接地電位にす
る。次にソース電源VSを開放にして電源Vc.c.を
5vから15vに変化させる事により書込みが行なわ
れる。例えば読出し状態での出力節点Ａの情報が
“０”（接地電位）で出力節点Ｂの情報が“１”
（電源電位）のときを考える。読出し切換接続点
Ｘ１を接地電位にする事により、この双安定回路
１０はデータ線DL，から切り離される。次に
電源Vc.c.を5vから15vに変化させると出力節点Ａ
の電位は変わらず接地電位のままであるが、出力
節点Ｂの電位は5vから15vに変わる。このときの
不揮発性半導体メモリ素子Ma１は、ドレインに
＋15v、制御電極に接地電位が印加されるため書
込みが行なわれ、VTはVTW＝−5vになる。つま
り出力節点Ａが“０”の場合、不揮発性半導体メ
モリ素子Ma１に書込みが行なわれる。
逆に読出し状態での出力節点Ａの情報が“１”
（電源電位）で、出力節点Ｂの情報が“０”（接地
電位）のときでは、書込み状態にすると不揮発性
半導体メモリ素子Ma１のドレインには接地電
位、制御電極には＋15vが印加されるため、消去
が行なわれ、VTはVTE＝＋10vになる。
（電源電位）で、出力節点Ｂの情報が“０”（接地
電位）のときでは、書込み状態にすると不揮発性
半導体メモリ素子Ma１のドレインには接地電
位、制御電極には＋15vが印加されるため、消去
が行なわれ、VTはVTE＝＋10vになる。
このように読出し状態での出力情報に対応して
書込み又は消去が行なわれる。これにより書込み
と消去を別々の動作で行なう必要がなくなり、使
用方法が非常に簡単になる。更に書込み後電源を
遮断しても、出力情膜は不揮発性半導体メモリ素
子Ma１に書込まれていて、半永久的に保持して
いる。
書込み又は消去が行なわれる。これにより書込み
と消去を別々の動作で行なう必要がなくなり、使
用方法が非常に簡単になる。更に書込み後電源を
遮断しても、出力情膜は不揮発性半導体メモリ素
子Ma１に書込まれていて、半永久的に保持して
いる。
次に不揮発性半導体メモリ素子Ma１に書込ま
れている情報をRAM１１に読み戻す動作につい
て説明する。読出し切換接続点Ｘ１を接地電位に
して、次に電源Vc.c.とソース電源VSをOVから読
出し電圧5vまで上昇させる事により、情報の
RAM１１への読み戻しが行なわれる。上記の不
揮発性半導体メモリ素子Ma１が書込まれている
場合を考える。電源Vc.c.とソース電源VSをOVか
ら5vに上昇させると、出力節点Ａの電位は
IGFET Ｍ１を通して充電し、また出力節点Ｂの
電位はIGFET Ｍ２及び不揮発性半導体メモリ素
子Ma１を通して充電する。このときIGFET Ｍ
１，Ｍ２及び不揮発性半導体メモリ素子Ma１の
コンダクタンスgnをそれぞれgnM1，gnM2，gnMa1
として、条件gnM1＜（gnM2＋gnMa1）を満足する事
により、出力節点Ｂの方が出力節点Ａより充電速
度がはやく、出力節点Ｂの電位がIGFET Ｍ３の
VT以以上になるとIGFET Ｍ３がオンになり出
力節点Ａの電位の上昇は停止し、更に接地電位に
近ずき、出力節点Ｂの電位は読出し電圧に近ず
く。このようにして出力節点Ａの電位は“０”
（接地電位）出力節点Ｂの電位は“１”（読出し電
圧）になる。
れている情報をRAM１１に読み戻す動作につい
て説明する。読出し切換接続点Ｘ１を接地電位に
して、次に電源Vc.c.とソース電源VSをOVから読
出し電圧5vまで上昇させる事により、情報の
RAM１１への読み戻しが行なわれる。上記の不
揮発性半導体メモリ素子Ma１が書込まれている
場合を考える。電源Vc.c.とソース電源VSをOVか
ら5vに上昇させると、出力節点Ａの電位は
IGFET Ｍ１を通して充電し、また出力節点Ｂの
電位はIGFET Ｍ２及び不揮発性半導体メモリ素
子Ma１を通して充電する。このときIGFET Ｍ
１，Ｍ２及び不揮発性半導体メモリ素子Ma１の
コンダクタンスgnをそれぞれgnM1，gnM2，gnMa1
として、条件gnM1＜（gnM2＋gnMa1）を満足する事
により、出力節点Ｂの方が出力節点Ａより充電速
度がはやく、出力節点Ｂの電位がIGFET Ｍ３の
VT以以上になるとIGFET Ｍ３がオンになり出
力節点Ａの電位の上昇は停止し、更に接地電位に
近ずき、出力節点Ｂの電位は読出し電圧に近ず
く。このようにして出力節点Ａの電位は“０”
（接地電位）出力節点Ｂの電位は“１”（読出し電
圧）になる。
逆に不揮発性半導体メモリ素子Ma１が消去さ
れている場合を考える。不揮発性半導体メモリ素
子Ma１はVTがVTE＝＋10vになつているため、読
み戻し状態では常にオフになつていて、出力節点
Ａの電位はIGFET Ｍ１を通して充電し、また出
力節点Ｂの電位はIGFET Ｍ２を通して充電す
る。このとき条件、gnM1＞gnM2を満足する事によ
り、出力節点Ａの電位は“１”（読出し電圧）、出
力節点Ｂの電位は“０”（接地電位）になる。こ
の読み戻しを可能にするために前記２つの条件を
満足するようIGFET Ｍ１，Ｍ２の寸法を適切に
設定する必要がある。この場合出力節点Ａ，Ｂの
負荷容量の大きさも考慮する必要がある。
れている場合を考える。不揮発性半導体メモリ素
子Ma１はVTがVTE＝＋10vになつているため、読
み戻し状態では常にオフになつていて、出力節点
Ａの電位はIGFET Ｍ１を通して充電し、また出
力節点Ｂの電位はIGFET Ｍ２を通して充電す
る。このとき条件、gnM1＞gnM2を満足する事によ
り、出力節点Ａの電位は“１”（読出し電圧）、出
力節点Ｂの電位は“０”（接地電位）になる。こ
の読み戻しを可能にするために前記２つの条件を
満足するようIGFET Ｍ１，Ｍ２の寸法を適切に
設定する必要がある。この場合出力節点Ａ，Ｂの
負荷容量の大きさも考慮する必要がある。
以上のようにして、RAM１１の読出し・書込
み及びRAM１１から不揮発性半導体メモリ素子
Ma１への書込み・消去及び不揮発性半導体メモ
リ素子Ma１からRAM１１への情報の読み戻し
が実現する。
み及びRAM１１から不揮発性半導体メモリ素子
Ma１への書込み・消去及び不揮発性半導体メモ
リ素子Ma１からRAM１１への情報の読み戻し
が実現する。
第４図は本第２の発明の一実施例の要部を示す
回路図である。
回路図である。
本実施例は、IGFET Ｍ１，Ｍ２，Ｍ３，Ｍ４
により構成されるフリツプフロツプ回路による双
安定回路１０と、この双安定回路１０の一対の出
力節点Ａ，Ｂと一対のデータ線DL，間にそれ
ぞれ接続されたスイツチ手段としてのゲートをそ
れぞれ読出し切換接続点Ｘ１に接続したIGFET
Ｍ５，Ｍ６と、ドレインが第１の書込み選択手段
としての書込選択用IGFET Ｍ７を介して双安定
回路１０の出力節点Ｂに、制御電極が第２の書込
み選択手段としての書込み選択用IGFET Ｍ８を
介して双安定回路１０の出力節点Ａにソースがソ
ース電源VSにそれぞれ接続された浮遊電極を有
する不揮発性半導体メモリ素子Ma１と、不揮発
性半導体メモリ素子Ma１のドレインと書込み用
電源VPPとの間に接続された第１の容量としての
容量Ｃ１と、不揮発性半導体メモリ素子Ma１の
制御電極Ｃと書込み用電源VPPとの間に接続され
た第２の容量としての容量Ｃ２とを含む事から構
成される。なお、書込み選択用IGFET Ｍ７，Ｍ
８のゲートは書込み選択信号VWSに接続される。
又、IGFET Ｍ７のソースは不揮発性半導体メモ
リ素子Ma１のドレインに接続され節点Ｃを形成
し、IGFET Ｍ８のソースは不揮発性半導体メモ
リ素子Ma１の制御電極に接続され節点Ｄを形成
している。すなわち、本実施例の回路は第１図に
示した本第１の発明の一実施例の回路に、書込み
選択用IGFET Ｍ７，Ｍ８と、容量Ｃ１，Ｃ２が
付加されたことから構成される。
により構成されるフリツプフロツプ回路による双
安定回路１０と、この双安定回路１０の一対の出
力節点Ａ，Ｂと一対のデータ線DL，間にそれ
ぞれ接続されたスイツチ手段としてのゲートをそ
れぞれ読出し切換接続点Ｘ１に接続したIGFET
Ｍ５，Ｍ６と、ドレインが第１の書込み選択手段
としての書込選択用IGFET Ｍ７を介して双安定
回路１０の出力節点Ｂに、制御電極が第２の書込
み選択手段としての書込み選択用IGFET Ｍ８を
介して双安定回路１０の出力節点Ａにソースがソ
ース電源VSにそれぞれ接続された浮遊電極を有
する不揮発性半導体メモリ素子Ma１と、不揮発
性半導体メモリ素子Ma１のドレインと書込み用
電源VPPとの間に接続された第１の容量としての
容量Ｃ１と、不揮発性半導体メモリ素子Ma１の
制御電極Ｃと書込み用電源VPPとの間に接続され
た第２の容量としての容量Ｃ２とを含む事から構
成される。なお、書込み選択用IGFET Ｍ７，Ｍ
８のゲートは書込み選択信号VWSに接続される。
又、IGFET Ｍ７のソースは不揮発性半導体メモ
リ素子Ma１のドレインに接続され節点Ｃを形成
し、IGFET Ｍ８のソースは不揮発性半導体メモ
リ素子Ma１の制御電極に接続され節点Ｄを形成
している。すなわち、本実施例の回路は第１図に
示した本第１の発明の一実施例の回路に、書込み
選択用IGFET Ｍ７，Ｍ８と、容量Ｃ１，Ｃ２が
付加されたことから構成される。
次に本実施例の動作について説明する。
まずRAM１１の読出し・書込みは電源Vc.c.を
5v（読出し電圧）に設定、書込み選択信号VWSを
OVに設定する事により行なわれる。書込み選択
信号VWSをOVにする事により、不揮発性半導体メ
モリ素子Ma１及びIGFET Ｍ７，Ｍ８が双安定
回路１０から切り離されたと同じことになり、通
常のRAMと同様に読出し・書込みができる。
5v（読出し電圧）に設定、書込み選択信号VWSを
OVに設定する事により行なわれる。書込み選択
信号VWSをOVにする事により、不揮発性半導体メ
モリ素子Ma１及びIGFET Ｍ７，Ｍ８が双安定
回路１０から切り離されたと同じことになり、通
常のRAMと同様に読出し・書込みができる。
次にRAM１１の出力情報を不揮発性半導体メ
モリ素子Ma１の書込む動作について説明する。
まず読出し切換接続点Ｘ１を接地電位にする。次
に書込み選択信号VWSを＋5vにする。更にソース
電源VSをOVにした後書込み用電源VPPをOVから
＋15vに変化させる。読出し切換接続点Ｘ１を接
地電位による事により、このRAM１１はデータ
線DL，から切り離される。例えば読出し状態
での出力節点Ａの情報が“０”（接地電位）で出
力節点Ｂの情報が“１”（電源電位）のときを考
える。書込み選択信号VWSを＋5vにする事により
出力節点Ａ，Ｂの情報は節点Ｄ，Ｃにとり込まれ
る。節点Ｃの電位は（Vc.c.−VT）で約3v、節点
Ｄの電位はOVになる。次に書込み用電源VPPをOV
から＋15vに変化させると、節点Ｃの電位は容量
Ｃ１を介して押し上げられ約18vになる。又節点
Ｄの電位は容量Ｃ２を介して押し上げられるが、
押し上げられた電荷はIGFET Ｍ８，Ｍ３を通し
て放電され、OVになる。このときの不揮発性半
導体メモリ素子Ma１は、ドレイン（節点Ｃ）に
＋18v、制御電極（節点Ｄ）に接地電位が印加さ
れるため、書込みが行なわれVTはVTW＝−5vに
なる。つまり出力節点Ａが“０”の場合、不揮発
性半導体メモリ素子Ma１に書込みが行なわれ
る。
モリ素子Ma１の書込む動作について説明する。
まず読出し切換接続点Ｘ１を接地電位にする。次
に書込み選択信号VWSを＋5vにする。更にソース
電源VSをOVにした後書込み用電源VPPをOVから
＋15vに変化させる。読出し切換接続点Ｘ１を接
地電位による事により、このRAM１１はデータ
線DL，から切り離される。例えば読出し状態
での出力節点Ａの情報が“０”（接地電位）で出
力節点Ｂの情報が“１”（電源電位）のときを考
える。書込み選択信号VWSを＋5vにする事により
出力節点Ａ，Ｂの情報は節点Ｄ，Ｃにとり込まれ
る。節点Ｃの電位は（Vc.c.−VT）で約3v、節点
Ｄの電位はOVになる。次に書込み用電源VPPをOV
から＋15vに変化させると、節点Ｃの電位は容量
Ｃ１を介して押し上げられ約18vになる。又節点
Ｄの電位は容量Ｃ２を介して押し上げられるが、
押し上げられた電荷はIGFET Ｍ８，Ｍ３を通し
て放電され、OVになる。このときの不揮発性半
導体メモリ素子Ma１は、ドレイン（節点Ｃ）に
＋18v、制御電極（節点Ｄ）に接地電位が印加さ
れるため、書込みが行なわれVTはVTW＝−5vに
なる。つまり出力節点Ａが“０”の場合、不揮発
性半導体メモリ素子Ma１に書込みが行なわれ
る。
逆に読出し状態での出力節点Ａの情報が“１”
（電源電位）で、出力節点Ｂの情報が“０”（接地
電位）のときでは書込み状態にすると、不揮発性
半導体メモリ素子Ma１のドレインには接地電
位、制御電極には＋18vが印加されるため消去が
行なわれVTはVTE＝＋10vになる。このように
RAM１１の読出し状態での出力情報に対応して
書込み又は消去が行なわれる。
（電源電位）で、出力節点Ｂの情報が“０”（接地
電位）のときでは書込み状態にすると、不揮発性
半導体メモリ素子Ma１のドレインには接地電
位、制御電極には＋18vが印加されるため消去が
行なわれVTはVTE＝＋10vになる。このように
RAM１１の読出し状態での出力情報に対応して
書込み又は消去が行なわれる。
ここで書込み用電源VPPについて考える。書込
み用電源VPPは書込み状態では＋15vにする必要
があるが、この書込み用電源VPPは容量Ｃ１，Ｃ
２を介して節点Ｃ，Ｄを押し上げるだけに使われ
る。このように消費される電流がない（供給電流
能力が小さくてよい）ため、通常消費電流が多い
場合には実現困難な、チツプ内で高電圧を発生す
るチヤージポンプ等の昇圧回路を用いることがで
きる。このようなことから、チツプ内に昇圧回路
を設けることにより単一5v電源のみで書込み・
消去が実現できる。
み用電源VPPは書込み状態では＋15vにする必要
があるが、この書込み用電源VPPは容量Ｃ１，Ｃ
２を介して節点Ｃ，Ｄを押し上げるだけに使われ
る。このように消費される電流がない（供給電流
能力が小さくてよい）ため、通常消費電流が多い
場合には実現困難な、チツプ内で高電圧を発生す
るチヤージポンプ等の昇圧回路を用いることがで
きる。このようなことから、チツプ内に昇圧回路
を設けることにより単一5v電源のみで書込み・
消去が実現できる。
このように書込みと消去を別々の動作で行なう
必要がなくなり、使用方法が非常に簡単である。
この書込み動作後電源を遮断しても出力情報は不
揮発性半導体メモリ素子に書込まれていて、半永
久的に保持する。
必要がなくなり、使用方法が非常に簡単である。
この書込み動作後電源を遮断しても出力情報は不
揮発性半導体メモリ素子に書込まれていて、半永
久的に保持する。
次に、不揮発性半導体メモリ素子に書込まれて
いる情報をRAMに読み戻す動作について説明す
る。この場合は書込み選択信号VWSを＋5vに設定
する事により他は第１図に示した本第１の発明の
一実施例と同様にして行う事ができる。
いる情報をRAMに読み戻す動作について説明す
る。この場合は書込み選択信号VWSを＋5vに設定
する事により他は第１図に示した本第１の発明の
一実施例と同様にして行う事ができる。
なお、上記実施例では６素子により構成される
フリツプフロツプ回路を双安定回路として用いた
が他の双安定回路を用いても、同様の効果があ
る。又ｎチヤネル型IGFETで本発明を説明した
が、ｐチヤネル型IGFETにより構成されても同
様である。
フリツプフロツプ回路を双安定回路として用いた
が他の双安定回路を用いても、同様の効果があ
る。又ｎチヤネル型IGFETで本発明を説明した
が、ｐチヤネル型IGFETにより構成されても同
様である。
以上、詳細に説明したとおり、本発明の不揮発
性ランダムアクセス半導体メモリは、双安定回路
に接続された浮遊電極を有する１個の不揮発性半
導体メモリ素子を含む事で構成されるので、少い
素子数で構成できる事、電源を降下又は遮断して
も情報内容を不揮発性半導体メモリ素子に蓄え、
情報を保存する事が可能になる事、又双安定回路
を含んで構成されるRAMの読出し・書込み及び
不揮発性半導体メモリ素子への書込み・消去及び
不揮発性半導体メモリ素子からRAMへの読み戻
しのそれぞれの動作が容易に行なわれる事、更に
不揮発性半導体メモリ素子への書込み及び消去を
同時に行なうため使用方法が簡便になり操作時間
が半減する事などの効果を有している。更に書込
み選択手段と容量を付加する事により、チツプ内
に昇圧回路を設け単一5v電源使用で書込み・消
去が実現できると言う効果も付加される。
性ランダムアクセス半導体メモリは、双安定回路
に接続された浮遊電極を有する１個の不揮発性半
導体メモリ素子を含む事で構成されるので、少い
素子数で構成できる事、電源を降下又は遮断して
も情報内容を不揮発性半導体メモリ素子に蓄え、
情報を保存する事が可能になる事、又双安定回路
を含んで構成されるRAMの読出し・書込み及び
不揮発性半導体メモリ素子への書込み・消去及び
不揮発性半導体メモリ素子からRAMへの読み戻
しのそれぞれの動作が容易に行なわれる事、更に
不揮発性半導体メモリ素子への書込み及び消去を
同時に行なうため使用方法が簡便になり操作時間
が半減する事などの効果を有している。更に書込
み選択手段と容量を付加する事により、チツプ内
に昇圧回路を設け単一5v電源使用で書込み・消
去が実現できると言う効果も付加される。
第１図は本第１の発明の一実施例の要部を示す
回路図、第２図及び第３図はそれぞれ不揮発性半
導体メモリ素子の構造を示す模式的断面図及び特
性曲線図、第４図は本第２の発明の一実施例の要
部を示す回路図である。 １……ドレイン、２……ソース、３……浮遊電
極、４……制御電極、５……半導体基板、６……
薄い絶縁膜、７……ゲート絶縁膜、８……フイー
ルド絶縁膜、１０……双安定回路、１１……
RAM、Ma１……不揮発性半導体メモリ素子、
Ｍ１，Ｍ２……デブレシヨンＮチヤネル絶縁ゲー
ト型電界効果トランジスタ、Ｍ３〜Ｍ８……エン
ハンスメントＮチヤネル絶縁ゲート型電界効果ト
ランジスタ、Ｃ１，Ｃ２……容量、Ａ，Ｂ……出
力節点、Ｃ，Ｄ……節点、DL，……データ
線、Vc.c.……電源、VPP……書込み用電源、VS…
…ソース電源、VWS………書込み選択信号、Ｘ１
……読出し切換接続点。
回路図、第２図及び第３図はそれぞれ不揮発性半
導体メモリ素子の構造を示す模式的断面図及び特
性曲線図、第４図は本第２の発明の一実施例の要
部を示す回路図である。 １……ドレイン、２……ソース、３……浮遊電
極、４……制御電極、５……半導体基板、６……
薄い絶縁膜、７……ゲート絶縁膜、８……フイー
ルド絶縁膜、１０……双安定回路、１１……
RAM、Ma１……不揮発性半導体メモリ素子、
Ｍ１，Ｍ２……デブレシヨンＮチヤネル絶縁ゲー
ト型電界効果トランジスタ、Ｍ３〜Ｍ８……エン
ハンスメントＮチヤネル絶縁ゲート型電界効果ト
ランジスタ、Ｃ１，Ｃ２……容量、Ａ，Ｂ……出
力節点、Ｃ，Ｄ……節点、DL，……データ
線、Vc.c.……電源、VPP……書込み用電源、VS…
…ソース電源、VWS………書込み選択信号、Ｘ１
……読出し切換接続点。
Claims (1)
- 【特許請求の範囲】 １ 一対の出力節点を備えた双安定回路と該双安
定回路の各出力節点と一対のデータ線との間にそ
れぞれ対応して接続された第１、第２のスイツチ
手段と、ドレンインが前記双安定回路の一方の出
力節点に制御電極が前記双安定回路の他方の出力
節点にソースがソース電源にそれぞれ接続された
浮遊電極を有する不揮発性半導体メモリ素子とを
含む事を特徴とする不揮発性ランダムアクセス半
導体メモリ。 ２ 一対の出力節点を備えた双安定回路と、該双
安定回路の各出力節点と一対のデータ線との間に
それぞれ対応して接続された第１、第２のスイツ
チ手段と、書込選択信号によりオン、オフする第
１、第２の書込み選択手段と、ドレインが前記第
１の書込み選択手段を介して前記双安定回路の一
方の出力節点に制御電極が前記第２の書込み選択
手段を介して前記双安定回路の他方の出力節点に
ソースがソース電極にそれぞれ接続された浮遊電
極を有する不揮発性半導体メモリ素子と、該不揮
発性半導体メモリ素子のドレイン及び制御電極と
書込み用電源との間にそれぞれ接続された第１、
第２の容量とを含む事を特徴とする不揮発性ラン
ダムアクセス半導体メモリ。 ３ 第１の書込み選択手段が、ドレインが前記双
安定回路の一方の出力点にソースが前記不揮発性
半導体メモリ素子のドレインにゲートが書込選択
信号に接続された第１の絶縁ゲート型電界効果ト
ランジスタからなり、第２の書込み選択手段が、
ドレインが前記双安定回路の他方の出力節点にソ
ースが前記不揮発性半導体メモリ素子のゲーート
にゲートが書込選択信号に接続された第２の絶縁
ゲート型電界効果トランジスタからなる特許請求
の範囲第２項記載の不揮発性ランダムアクセス半
導体メモリ。 ４ 書込み用電源が、同一チツプ内に形成され、
単一5vの入力電源から所定の書込み電圧を出力
する昇圧回路からなる特許請求の範囲第２項記載
の不揮発性ランダムアクセス半導体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179609A JPS6070594A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性ランダムアクセス半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58179609A JPS6070594A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性ランダムアクセス半導体メモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6070594A JPS6070594A (ja) | 1985-04-22 |
| JPH0318274B2 true JPH0318274B2 (ja) | 1991-03-12 |
Family
ID=16068737
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58179609A Granted JPS6070594A (ja) | 1983-09-28 | 1983-09-28 | 不揮発性ランダムアクセス半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6070594A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4936954B2 (ja) * | 2007-03-29 | 2012-05-23 | トキコテクノ株式会社 | 燃料供給装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2517143A1 (fr) * | 1981-11-20 | 1983-05-27 | Efcis | Bascule bistable a stockage non volatil et a repositionnement dynamique |
-
1983
- 1983-09-28 JP JP58179609A patent/JPS6070594A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6070594A (ja) | 1985-04-22 |
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