JPH0318276B2 - - Google Patents
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- JPH0318276B2 JPH0318276B2 JP59035116A JP3511684A JPH0318276B2 JP H0318276 B2 JPH0318276 B2 JP H0318276B2 JP 59035116 A JP59035116 A JP 59035116A JP 3511684 A JP3511684 A JP 3511684A JP H0318276 B2 JPH0318276 B2 JP H0318276B2
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- capacitor
- tunnel
- voltage
- cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C14/00—Digital stores characterised by arrangements of cells having volatile and non-volatile storage properties for back-up when the power is down
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- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
- Static Random-Access Memory (AREA)
- Read Only Memory (AREA)
Description
【発明の詳細な説明】
発明の技術分野
本発明は不揮発性MISフローテイングゲート記
憶装置E2PROMに関する。このE2PROMは揮発
性記憶装置たとえばスタテイツク形ランダムアク
セスメモリ（SRAM）と組合せて構成される。
憶装置E2PROMに関する。このE2PROMは揮発
性記憶装置たとえばスタテイツク形ランダムアク
セスメモリ（SRAM）と組合せて構成される。
技術の背景
最近、SRAMセルにフローテイングゲートに
より構成される上記E2PROMセルを組合わせた
記憶装置（NOVRAM）が開発されている。こ
のNOVRAMは回路構成が複雑であると共に寸
法が大きくなるという欠点を有するが、不揮発性
リード／ライトRAMに近い応用が期待できる。
より構成される上記E2PROMセルを組合わせた
記憶装置（NOVRAM）が開発されている。こ
のNOVRAMは回路構成が複雑であると共に寸
法が大きくなるという欠点を有するが、不揮発性
リード／ライトRAMに近い応用が期待できる。
第１図は代表的なNOVRAMセルの回路図で
ある。第１図において、NOVRAMセルは、ト
ランジスタQ1〜Q4からなるSRAMセルとCL1と、
キヤパシタモジユールCM1，CM2、トランジス
タQ5〜Q8、キヤパシタC1，C2よりなるE2PROM
セルCL2とから構成されている。
ある。第１図において、NOVRAMセルは、ト
ランジスタQ1〜Q4からなるSRAMセルとCL1と、
キヤパシタモジユールCM1，CM2、トランジス
タQ5〜Q8、キヤパシタC1，C2よりなるE2PROM
セルCL2とから構成されている。
SRAMセルCL1は通常のセルと同様なフリツプ
フロツプ構成を有しており、ノードN1，N2に接
続されたトランスフアゲートを介してデータの書
込みおよび読出しが行われる。また、E2PROM
セルCL2においては、メモリモジユールCM1の電
極E3、メモリモジユールCM2の電極E6、および
トランジスタQ7のゲートにより構成されるフロ
ーテイングゲートに電子が注入されているか否か
によつてデータが記憶される。ここで、SRAM
セルCL1からE2PROMセルCL2へデータを転送す
ることを“ストア”と言い、逆に、E2PROMセ
ルCL2からSRAMセルCL1へデータを転送するこ
とを“リコール”と言う。
フロツプ構成を有しており、ノードN1，N2に接
続されたトランスフアゲートを介してデータの書
込みおよび読出しが行われる。また、E2PROM
セルCL2においては、メモリモジユールCM1の電
極E3、メモリモジユールCM2の電極E6、および
トランジスタQ7のゲートにより構成されるフロ
ーテイングゲートに電子が注入されているか否か
によつてデータが記憶される。ここで、SRAM
セルCL1からE2PROMセルCL2へデータを転送す
ることを“ストア”と言い、逆に、E2PROMセ
ルCL2からSRAMセルCL1へデータを転送するこ
とを“リコール”と言う。
たとえば、SRAMセルCL1のノードN1，N2の
電位がそれぞれローレベル、ハイレベルであるデ
ータをE2PROMセルCL2へストアする場合を想定
する。この場合、電源電圧VHHを0Vから20〜30V
に引上げてたとえば10msec間保持する。このと
き、ノードN1はローレベルであるので、トラン
ジスタQ5はオフとなり、キヤパシタモジユール
CM1の電極E1はフローテイング状態であるから
電圧VHHの上昇による容量カツプリングによりフ
ローテイングゲート（E3，E6，Q7のゲート）は
高電圧に引上げられる。他方、ノードN2はハイ
レベルであるのでトランジスタQ6はオンとなり、
従つて、キヤパシタCM2の電極E4は接地電位と
なる。この結果、高電圧VHHが、電極E2，E1間の
容量、電極E1，E3間の容量、および電極E6，E4
間の容量に印加されることになるが、この場合、
電極E6，E4間の容量を他の２つの容量に比べて
非常に小さく設定してある。従つて、電極E6，
E4間にはほぼ電圧VHHに近い電圧が印加され、ト
ンネル現象により電子が電極E4から電極E6すな
わちフローテイングゲートに注入され、トランジ
スタQ7がオフ状態となる。このフローテイング
ゲートの負電荷は電源電圧VCCC，VHHが共にしや
断された後にも保持され、不揮発性記憶が行われ
る。
電位がそれぞれローレベル、ハイレベルであるデ
ータをE2PROMセルCL2へストアする場合を想定
する。この場合、電源電圧VHHを0Vから20〜30V
に引上げてたとえば10msec間保持する。このと
き、ノードN1はローレベルであるので、トラン
ジスタQ5はオフとなり、キヤパシタモジユール
CM1の電極E1はフローテイング状態であるから
電圧VHHの上昇による容量カツプリングによりフ
ローテイングゲート（E3，E6，Q7のゲート）は
高電圧に引上げられる。他方、ノードN2はハイ
レベルであるのでトランジスタQ6はオンとなり、
従つて、キヤパシタCM2の電極E4は接地電位と
なる。この結果、高電圧VHHが、電極E2，E1間の
容量、電極E1，E3間の容量、および電極E6，E4
間の容量に印加されることになるが、この場合、
電極E6，E4間の容量を他の２つの容量に比べて
非常に小さく設定してある。従つて、電極E6，
E4間にはほぼ電圧VHHに近い電圧が印加され、ト
ンネル現象により電子が電極E4から電極E6すな
わちフローテイングゲートに注入され、トランジ
スタQ7がオフ状態となる。このフローテイング
ゲートの負電荷は電源電圧VCCC，VHHが共にしや
断された後にも保持され、不揮発性記憶が行われ
る。
また、SRAMセルCL1のノードN1，N2の電位
がそれぞれハイレベル、ローレベルであるデータ
をE2PROMセルCL2へストアする場合を想定す
る。このとき、ノードN2はローレベルであるの
で、トランジスタQ6はオフとなり、キヤパシタ
モジユールCM2の電極E4はフローテイング状態
であるから電圧VHHの上昇による容量カツプリン
グにより電極E4は高電圧に引上げられる。他方、
ノードN1はハイレベルであるのでトランジスタ
Q5はオンとなり、従つて、キヤパシタCM1の電
極E1は接地電位となる。この結果、高電圧VHH
が、電極E5，E4間の容量、電極E4，E6間の容量、
および電極E3，E1間の容量に印加されることに
なるが、この場合も、電極E4，E6間の容量を他
の２つの容量に比べて非常に小さく設定してある
ので電極E4，E6間にはほぼ電圧VHHに近い電圧が
印加され、トンネル現象により電子が電極E6す
なわちフローテイングゲートから電極E4へ引抜
かれてトランジスタQ7がオン状態となる。
がそれぞれハイレベル、ローレベルであるデータ
をE2PROMセルCL2へストアする場合を想定す
る。このとき、ノードN2はローレベルであるの
で、トランジスタQ6はオフとなり、キヤパシタ
モジユールCM2の電極E4はフローテイング状態
であるから電圧VHHの上昇による容量カツプリン
グにより電極E4は高電圧に引上げられる。他方、
ノードN1はハイレベルであるのでトランジスタ
Q5はオンとなり、従つて、キヤパシタCM1の電
極E1は接地電位となる。この結果、高電圧VHH
が、電極E5，E4間の容量、電極E4，E6間の容量、
および電極E3，E1間の容量に印加されることに
なるが、この場合も、電極E4，E6間の容量を他
の２つの容量に比べて非常に小さく設定してある
ので電極E4，E6間にはほぼ電圧VHHに近い電圧が
印加され、トンネル現象により電子が電極E6す
なわちフローテイングゲートから電極E4へ引抜
かれてトランジスタQ7がオン状態となる。
次に、電子がフローテイングゲートに蓄積され
ているE2PROMセルCL2のデータをSRAMセル
CL1にリコールする場合を想定する。この場合、
電源電圧VHHを0Vに保持したまま電源電圧VCCCを
一旦0Vに落とし、続いてたとえば5Vに上昇せし
める。また、同時に、アレイリコール信号ARを
ハイレベルにしてトランジスタQ8をオン状態に
する。このとき、トランジスタQ7はオフ状態で
あるので、SRAMセルCL1にとつては、キヤパシ
タC1の分だけノードN1側の負荷容量がノードN2
側の負荷容量より大きい。従つて、負荷容量の大
きいノードN1はローレベルに、負荷容量の小さ
いノードN2はハイレベルとなる。逆に、電子が
フローテイングゲートから引抜かれている
E2PROMセルCL2のデータをSRAMセルCL1にリ
コールする場合は、トランジスタQ7がオン状態
である。従つて、この場合、キヤパシタC2の容
量をキヤパシタC1の容量より大きく設定してお
けば、ノードN2側の負荷容量がノードN1側の負
荷容量より大きくなり、この結果、ノードN1は
ハイレベルに、ノードN2はローレベルとなる。
ているE2PROMセルCL2のデータをSRAMセル
CL1にリコールする場合を想定する。この場合、
電源電圧VHHを0Vに保持したまま電源電圧VCCCを
一旦0Vに落とし、続いてたとえば5Vに上昇せし
める。また、同時に、アレイリコール信号ARを
ハイレベルにしてトランジスタQ8をオン状態に
する。このとき、トランジスタQ7はオフ状態で
あるので、SRAMセルCL1にとつては、キヤパシ
タC1の分だけノードN1側の負荷容量がノードN2
側の負荷容量より大きい。従つて、負荷容量の大
きいノードN1はローレベルに、負荷容量の小さ
いノードN2はハイレベルとなる。逆に、電子が
フローテイングゲートから引抜かれている
E2PROMセルCL2のデータをSRAMセルCL1にリ
コールする場合は、トランジスタQ7がオン状態
である。従つて、この場合、キヤパシタC2の容
量をキヤパシタC1の容量より大きく設定してお
けば、ノードN2側の負荷容量がノードN1側の負
荷容量より大きくなり、この結果、ノードN1は
ハイレベルに、ノードN2はローレベルとなる。
第１図に示すE2PROMセルCL2のメモリモジユ
ールCM1，CM2は半導体基板と金属層たとえば
ポリシリコン層により構成される。たとえば、電
極E1，E4はP-形半導体基板内の別々のＮ形不純
物拡散領域により構成され、フローテイングゲー
トはこれらＮ形不純物拡散領域の上方に容量的に
すなわち絶縁膜を介して接続されている。また、
電極E2，E5は互いに電気的に接続されやはり上
記Ｎ形不純物拡散領域の上方に容量的に接続され
ている。さらに、電極E4，E6間の絶縁膜はその
一部もしくは全部を極薄にしてトンネル現象を可
能にする。従つて、SRAMセルCL1のデータを
E2PROMセルCL2にストアする場合に、電極E1，
E4のいずれかにほぼVHHに近い電圧が印加される
が、この場合、基板内から電子が電極としてのＮ
形不純物拡散領域に注入され、つまり、ジヤンク
シヨンリークにより電極E1もしくはE4の電位が
時間とともに低下していく。この結果、ストア時
の電極E4，E6間の電圧も低下してトンネル効率
が減少し、これにより、E2PROMの記憶効率が
低下するという問題点がある。また、トンネル効
果によりE4，E6間で電子が移動するのもE4，E6
間の電圧を低下させる。
ールCM1，CM2は半導体基板と金属層たとえば
ポリシリコン層により構成される。たとえば、電
極E1，E4はP-形半導体基板内の別々のＮ形不純
物拡散領域により構成され、フローテイングゲー
トはこれらＮ形不純物拡散領域の上方に容量的に
すなわち絶縁膜を介して接続されている。また、
電極E2，E5は互いに電気的に接続されやはり上
記Ｎ形不純物拡散領域の上方に容量的に接続され
ている。さらに、電極E4，E6間の絶縁膜はその
一部もしくは全部を極薄にしてトンネル現象を可
能にする。従つて、SRAMセルCL1のデータを
E2PROMセルCL2にストアする場合に、電極E1，
E4のいずれかにほぼVHHに近い電圧が印加される
が、この場合、基板内から電子が電極としてのＮ
形不純物拡散領域に注入され、つまり、ジヤンク
シヨンリークにより電極E1もしくはE4の電位が
時間とともに低下していく。この結果、ストア時
の電極E4，E6間の電圧も低下してトンネル効率
が減少し、これにより、E2PROMの記憶効率が
低下するという問題点がある。また、トンネル効
果によりE4，E6間で電子が移動するのもE4，E6
間の電圧を低下させる。
発明の目的
本発明の目的は、上述の問題点に鑑み、トンネ
ル現象を利用したE2PROMの記憶効率を向上せ
しめることにある。
ル現象を利用したE2PROMの記憶効率を向上せ
しめることにある。
発明の構成
上述の目的を達成するために、E2PROMの書
込み時（上記ストア時に相当）に書込み電圧VHH
を数回に分けて印加する手段を設け、これによ
り、１回目の上昇の後上記電圧VHHが0Vになつた
ときにはジヤンクシヨンリークにより電極E1も
しくはE4の電位が負電圧側に１〜5V程度振れる
が、この場合、トランジスタQ5のゲート電圧も
しくはトランジスタQ6のゲート電圧が0Vであつ
ても、トランジスタQ5もしくはQ6のドレインと
しての電極E1もしくはE4の電圧がスレツシユホ
ールド電圧よりも低下することになる。この結
果、トランジスタQ5もしくはQ6がオンとなつて
電流が流れ、結局、電極E1もしくはE4の電位は
−0.4〜−0.7V程度に回復し、従つて、２回目以
降の電圧上昇時には回復分だけトンネル効率を向
上させるようにしたものである。
込み時（上記ストア時に相当）に書込み電圧VHH
を数回に分けて印加する手段を設け、これによ
り、１回目の上昇の後上記電圧VHHが0Vになつた
ときにはジヤンクシヨンリークにより電極E1も
しくはE4の電位が負電圧側に１〜5V程度振れる
が、この場合、トランジスタQ5のゲート電圧も
しくはトランジスタQ6のゲート電圧が0Vであつ
ても、トランジスタQ5もしくはQ6のドレインと
しての電極E1もしくはE4の電圧がスレツシユホ
ールド電圧よりも低下することになる。この結
果、トランジスタQ5もしくはQ6がオンとなつて
電流が流れ、結局、電極E1もしくはE4の電位は
−0.4〜−0.7V程度に回復し、従つて、２回目以
降の電圧上昇時には回復分だけトンネル効率を向
上させるようにしたものである。
発明の実施例
第２図以降の図面を参照して本発明の実施例を
説明する。
説明する。
第２図は本発明の一実施例としての不揮発性半
導体装置を含むNOVRAMの全体構成図である。
第２図において、１は第１図のメモリセルCL1，
CL2が各ワード線Wiおよび各ビツト線対Bj，jの
交差点に設けられたメモリセルアレイである。２
はＸアドレス信号Ai（ｉ＝０〜ｎ）を受信するア
ドレスバツフア、３はＸデコーダ、４はＹアドレ
ス信号Ai′（ｉ＝０〜ｎ）を受信するアドレスバ
ツフア、５はＹデコーダ、６はSRAMからのセ
ンスアンプ７およびSRAMへのライトイネーブ
ル回路８をメモリセル１へ選択的に接続するＹゲ
ート、９は出力データＤ０の出力バツフア、１０
は入力データDIの入力バツフアである。１１は
チツプセレクト信号、SRAMに対するライト
イネーブル信号、E2PROMに対するストア信
号、E2PROMに対するアレイリコール信号
ARを受信して動作モードを選択するモードセレ
クト回路である。
導体装置を含むNOVRAMの全体構成図である。
第２図において、１は第１図のメモリセルCL1，
CL2が各ワード線Wiおよび各ビツト線対Bj，jの
交差点に設けられたメモリセルアレイである。２
はＸアドレス信号Ai（ｉ＝０〜ｎ）を受信するア
ドレスバツフア、３はＸデコーダ、４はＹアドレ
ス信号Ai′（ｉ＝０〜ｎ）を受信するアドレスバ
ツフア、５はＹデコーダ、６はSRAMからのセ
ンスアンプ７およびSRAMへのライトイネーブ
ル回路８をメモリセル１へ選択的に接続するＹゲ
ート、９は出力データＤ０の出力バツフア、１０
は入力データDIの入力バツフアである。１１は
チツプセレクト信号、SRAMに対するライト
イネーブル信号、E2PROMに対するストア信
号、E2PROMに対するアレイリコール信号
ARを受信して動作モードを選択するモードセレ
クト回路である。
つまり、ストア時（ST＝“１”）には、モード
セレクト回路１１は、昇圧回路１２、タイマー１
３、カウンタ１４をを同時に動作状態にする。そ
して、昇圧回路１２は内部クロツクを用いて20〜
25Vの電圧VHHをE2PROMセルCL2に送出するが、
このとき、タイマー１３は所定時間たとえば
5msecカウント後に昇圧回路１２の内部クロツク
の供給を停止してVHHを一旦0Vにする。その後、
再び昇圧回路１２は20〜25Vの電圧VHHを
E2PROMセルCL2に送出する。以上の繰返し動作
はカウンタ１４によつて計数され、カウンタ１４
がたとえば２回計数したときにカウントアツプ信
号としてストアリセツト信号をモードセレクト回
路１１に送出する。この結果、SRAMセルから
E2PROMセルへのデータストア動作は完了する。
セレクト回路１１は、昇圧回路１２、タイマー１
３、カウンタ１４をを同時に動作状態にする。そ
して、昇圧回路１２は内部クロツクを用いて20〜
25Vの電圧VHHをE2PROMセルCL2に送出するが、
このとき、タイマー１３は所定時間たとえば
5msecカウント後に昇圧回路１２の内部クロツク
の供給を停止してVHHを一旦0Vにする。その後、
再び昇圧回路１２は20〜25Vの電圧VHHを
E2PROMセルCL2に送出する。以上の繰返し動作
はカウンタ１４によつて計数され、カウンタ１４
がたとえば２回計数したときにカウントアツプ信
号としてストアリセツト信号をモードセレクト回
路１１に送出する。この結果、SRAMセルから
E2PROMセルへのデータストア動作は完了する。
他方、アレイリコール信号ARが“１”となつ
たとき（＝“０”）には、モードセレクトリコ
ール回路１５を動作状態にする。この結果、アレ
イリコール信号ARがE2PROMセルCL2のトラン
ジスタQ8（第１図）をオンにし、さらにVCCスイ
ツチ１６を動作させる。このVCCスイツチ１６は
電圧VCCCを一旦0Vにした後に再び5Vに戻させる
ことによつてE2PROMセルCL2のデータを
SRAMセルCL1にリコールさせるものである。
たとき（＝“０”）には、モードセレクトリコ
ール回路１５を動作状態にする。この結果、アレ
イリコール信号ARがE2PROMセルCL2のトラン
ジスタQ8（第１図）をオンにし、さらにVCCスイ
ツチ１６を動作させる。このVCCスイツチ１６は
電圧VCCCを一旦0Vにした後に再び5Vに戻させる
ことによつてE2PROMセルCL2のデータを
SRAMセルCL1にリコールさせるものである。
なお、上述の実施例においては、ストア時すな
わちE2PROMセルの書込み時における電源電圧
VHHを持続時間5msecを２回繰返しているが、持
続時間も変更できるし、また、繰返し回数も３以
上になし得る。
わちE2PROMセルの書込み時における電源電圧
VHHを持続時間5msecを２回繰返しているが、持
続時間も変更できるし、また、繰返し回数も３以
上になし得る。
発明の効果
第３図Ａ，Ｂは本発明の効果を説明するための
グラフである。第３図Ａ，Ｂにおいて、VN3，
VN3′は第１図のトランジスタQ6オフ時のノード
N3の電位であつて、VN3は電極E4，E6間にトン
ネル現象がない場合、VN3′はトンネル現象がある
場合を示す。VF，VF′はフローテイングゲートの
電位であつて、やはり、VFが電極E4，E6間にト
ンネル現象がない場合、VF′が電極E4，E6間にト
ンネル現象がある場合を示す。前述のように、ト
ンネル現象があると、ノードN3の電位はVN3→
VN3′に低下し、その分、フローテイングゲートの
電位はVF→VF′に上昇する。このようにして、た
とえば、初期のフローテイングゲートの電位が−
3Vであるのに対し、10msecのVHH（22V）印加後
のフローテイングゲートの電位は＋1.2Vとなり、
データの書替えが行われたことを意味する。
グラフである。第３図Ａ，Ｂにおいて、VN3，
VN3′は第１図のトランジスタQ6オフ時のノード
N3の電位であつて、VN3は電極E4，E6間にトン
ネル現象がない場合、VN3′はトンネル現象がある
場合を示す。VF，VF′はフローテイングゲートの
電位であつて、やはり、VFが電極E4，E6間にト
ンネル現象がない場合、VF′が電極E4，E6間にト
ンネル現象がある場合を示す。前述のように、ト
ンネル現象があると、ノードN3の電位はVN3→
VN3′に低下し、その分、フローテイングゲートの
電位はVF→VF′に上昇する。このようにして、た
とえば、初期のフローテイングゲートの電位が−
3Vであるのに対し、10msecのVHH（22V）印加後
のフローテイングゲートの電位は＋1.2Vとなり、
データの書替えが行われたことを意味する。
第３図Ｂは本発明によるものである。つまり、
5msecのVHH（22V）を２回印加してある。トンネ
ル現象がある場合、１回目のVHH印加後にはフロ
ーテイングゲートの電位は＋1V程度があるが、
２回目のVHH印加後にはフローテイングゲートの
電位は＋2.6Vとなり、第３図Ａの従来形の場合
における＋1.2Vに比較して著しい向上が見られ
る。
5msecのVHH（22V）を２回印加してある。トンネ
ル現象がある場合、１回目のVHH印加後にはフロ
ーテイングゲートの電位は＋1V程度があるが、
２回目のVHH印加後にはフローテイングゲートの
電位は＋2.6Vとなり、第３図Ａの従来形の場合
における＋1.2Vに比較して著しい向上が見られ
る。
上述の効果はE2PROMの書込み時に発生する
ジヤンクシヨンリークによるVN3の低下の補償に
関しても全く同様であつて、E2PROMのトンネ
ル効率の低下を防止でき、従つて、E2PROMの
記憶効率を向上させることができる。
ジヤンクシヨンリークによるVN3の低下の補償に
関しても全く同様であつて、E2PROMのトンネ
ル効率の低下を防止でき、従つて、E2PROMの
記憶効率を向上させることができる。
第１図は代表的なNOVRAMセルの回路図、
第２図は本発明の一実施例としての不揮発性半導
体記憶装置を含むNOVRAMの全体構成を示す
ブロツク回路図、第３図は本発明の効果を説明す
るタイミング図である。 CL1：SRAMセル、CL2：E2PROMセル、E1：
電極（第１の電極領域）、E2：電極（高電圧印加
電極）、E3：電極（フローテイングゲート）、
E4：電極（第２の電極領域）、E5：電極（高電圧
印加電極）、E6：電極（フローテイングゲート）、
Q5，Q6：スイツチングトランジスタ、１２：昇
圧回路、１３：タイマー、１４：カウンタ。
第２図は本発明の一実施例としての不揮発性半導
体記憶装置を含むNOVRAMの全体構成を示す
ブロツク回路図、第３図は本発明の効果を説明す
るタイミング図である。 CL1：SRAMセル、CL2：E2PROMセル、E1：
電極（第１の電極領域）、E2：電極（高電圧印加
電極）、E3：電極（フローテイングゲート）、
E4：電極（第２の電極領域）、E5：電極（高電圧
印加電極）、E6：電極（フローテイングゲート）、
Q5，Q6：スイツチングトランジスタ、１２：昇
圧回路、１３：タイマー、１４：カウンタ。
Claims (1)
- 【特許請求の範囲】 １ 半導体基板内に設けられ、該基板と反対導電
型の不純物拡散領域を一方の電極E4とし、該不
純物拡散領域E4に対向して設けられた電極を他
方の電極E6とし、それら電極間でトンネル現象
を生じるトンネルキヤパシタと、 該トンネルキヤパシタの前記他方の電極に一方
の電極が接続された補助キヤパシタと、 該トンネルキヤパシタと該補助キヤパシタとの
共通接続点にフローテイングゲートが接続された
データ読出し用のMISトランジスタQ7と、 該トンネルキヤパシタの前記一方の電極E4と
前記補助キヤパシタの他方の電極との間に書込み
電圧VHHを容量結合によつて印加することで生じ
る前記トンネルキヤパシタにおけるトンネル現象
を利用して、前記フローテイングゲートに対する
電荷の注入又は放出を行う書込回路１２，１３，
１４，Q6とを具備し、 前記トンネルキヤパシタの容量値は、前記補助
キヤパシタの容量値よりも小さくした不揮発性半
導体記憶装置であつて、 前記書込回路は、一回の書込み動作時に、書込
み電圧VHHを複数回印加する手段１２，１３，１
４と、前記トンネルキヤパシタの一方の電極E4
に接続され前記書込み電圧VHHを下降させたとき
に一時的に導通して前記不純物拡散領域のジヤン
クシヨンリークによる前記不純物拡散領域の電位
変動を抑制する手段Q6とを有することを特徴と
する不揮発性半導体記憶装置。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035116A JPS60179999A (ja) | 1984-02-28 | 1984-02-28 | 不揮発性半導体記憶装置 |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59035116A JPS60179999A (ja) | 1984-02-28 | 1984-02-28 | 不揮発性半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60179999A JPS60179999A (ja) | 1985-09-13 |
| JPH0318276B2 true JPH0318276B2 (ja) | 1991-03-12 |
Family
ID=12432954
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59035116A Granted JPS60179999A (ja) | 1983-10-14 | 1984-02-28 | 不揮発性半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60179999A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63229696A (ja) * | 1987-03-18 | 1988-09-26 | Nec Corp | 読み出し専用メモリを有する半導体装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5727493A (en) * | 1980-07-24 | 1982-02-13 | Fujitsu Ltd | Semiconductor storage device and its write-in method |
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| US4434478A (en) * | 1981-11-27 | 1984-02-28 | International Business Machines Corporation | Programming floating gate devices |
-
1984
- 1984-02-28 JP JP59035116A patent/JPS60179999A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60179999A (ja) | 1985-09-13 |
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