JPH0318356B2 - - Google Patents
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- JPH0318356B2 JPH0318356B2 JP56112025A JP11202581A JPH0318356B2 JP H0318356 B2 JPH0318356 B2 JP H0318356B2 JP 56112025 A JP56112025 A JP 56112025A JP 11202581 A JP11202581 A JP 11202581A JP H0318356 B2 JPH0318356 B2 JP H0318356B2
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- JP
- Japan
- Prior art keywords
- film
- thin film
- electrode
- source
- insulating
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/01—Manufacture or treatment
- H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
- H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
- H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
- H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
- H10D30/6739—Conductor-insulator-semiconductor electrodes
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- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
本発明は、薄膜トランジスタ（TFT）のスイ
ツチング特性を左右するゲート絶縁膜の低温形成
法に関する。
ツチング特性を左右するゲート絶縁膜の低温形成
法に関する。
絶縁ゲート薄膜トランジスタの構造は、基板−
半導体薄膜−絶縁層−導電層である。薄膜トラン
ジスタの特徴である大面積化及び、安価である性
質を利用するためには基板として、ガラス及びセ
ラミツクスを使用する事が考えられ、その場合に
は、高温での処理が難しくなる。
半導体薄膜−絶縁層−導電層である。薄膜トラン
ジスタの特徴である大面積化及び、安価である性
質を利用するためには基板として、ガラス及びセ
ラミツクスを使用する事が考えられ、その場合に
は、高温での処理が難しくなる。
現在、半導体技術において使用されているゲー
ト絶縁膜には、SiO2及び、Al2O3があるが、現在
の所、熱酸化法を主に利用している。だが、基板
により温度の制約を受ける場合、一般に利用され
ている熱酸化は難しい。他の絶縁膜形成法として
は、PVD及びCVD法があるが、熱酸化膜に比べ
て、膜の均一性、絶縁性、膜中の欠陥、不純物密
度、界面準位密度等の点で劣つている。
ト絶縁膜には、SiO2及び、Al2O3があるが、現在
の所、熱酸化法を主に利用している。だが、基板
により温度の制約を受ける場合、一般に利用され
ている熱酸化は難しい。他の絶縁膜形成法として
は、PVD及びCVD法があるが、熱酸化膜に比べ
て、膜の均一性、絶縁性、膜中の欠陥、不純物密
度、界面準位密度等の点で劣つている。
本発明は、低温で熱酸化膜に匹敵する絶縁膜
を、陽極酸化を利用して形成する方法を提供する
ものである。
を、陽極酸化を利用して形成する方法を提供する
ものである。
陽極酸化法としては、従来は金属が中心に行な
われ、半導体技術としては、良導体膜において利
用されていたのに対し、非絶縁性薄膜、つまり、
良導体及び絶縁体以外の高抵抗薄膜の場合、例え
ばアモルフアスシリコン半導体膜の場合、従来の
陽極酸化法では大面積に均一に電圧を印加する事
が難しいため、大面積に均一な陽極酸化膜を形成
することができなかつた。そこで本発明では、パ
タン化された電極を利用する事により、高抵抗膜
においても、均一な膜を形成でき、かつ、この電
極をソース、ドレイン電極として使用しているた
め、工程的、面積的にも薄膜トランジスタ製造法
としては適している。
われ、半導体技術としては、良導体膜において利
用されていたのに対し、非絶縁性薄膜、つまり、
良導体及び絶縁体以外の高抵抗薄膜の場合、例え
ばアモルフアスシリコン半導体膜の場合、従来の
陽極酸化法では大面積に均一に電圧を印加する事
が難しいため、大面積に均一な陽極酸化膜を形成
することができなかつた。そこで本発明では、パ
タン化された電極を利用する事により、高抵抗膜
においても、均一な膜を形成でき、かつ、この電
極をソース、ドレイン電極として使用しているた
め、工程的、面積的にも薄膜トランジスタ製造法
としては適している。
絶縁基板上に半導体膜を形成する方法として
は、低温において、プラズマ及び低圧でのCVD、
或は、PVD法等が考えられるが、形成された膜
は、シート抵抗が大きく、従来の方法による陽極
酸化は、利用しがたい。本発明は、ソース及びド
レイン電極として、基板上にパタン化された電
極、例えば、細線状電極をあらかじめ形成し、そ
の上に、非絶縁性薄膜、例えば、半導体膜を形成
し、前記した電極を陽極として利用し、半導体膜
を層状に陽極酸化し、上記層状陽極酸化膜を絶縁
膜、例えば、ゲート絶縁膜として利用し、上記細
線状電極をソース及びドレイン電極とする薄膜ト
ランジスタの製造方法である。さらに、基板とし
て例えば、ガラス及びセラミツクスを利用する場
合において、基板からの不順物拡散による、反導
体膜への悪影響を防ぐために、基板上へあらかじ
め、シリコンナイトライドで不純物トラツプ膜を
形成し、その上に、上記パタン化された電極をも
うけ、非絶縁性薄膜、例えば、半導体膜を付け
て、ソース、ドレイン電極をサンドイツチ状にし
て、陽極酸化し、ゲート膜及び、絶縁膜として利
用する薄膜トランジスタの製造方法をも提供する
ものである。この場合、不純物トラツプ膜は、陽
極酸化時に半導体膜に対し悪影響を及ぼす効果を
防ぐと伴に、パタン化すべき電極のパタン精度の
向上及び、トランジスタのスイツチング特性の向
上等に重要である。また、上記トラツプ膜を形成
する事により、従来陽極酸化しにくい基板及び、
利用しにくかつた電極の利用も可能にし、陽極酸
化の適応能力の向上に効果的である。又、非絶縁
性薄膜を陽極酸化する工程を含む薄膜トランジス
タの製造において、基板上にパタン化されたソー
ス、ドレイン電極をあらかじめ形成した後、非絶
縁性薄膜を形成し、新たに陽極を形成する事な
く、上記ソース、ドレイン電極を利用し、非絶縁
性薄膜を陽極酸化する事により、均一で、絶縁性
の高い膜の形成が可能となる。次に図面を用いて
本発明の詳細を説明する。
は、低温において、プラズマ及び低圧でのCVD、
或は、PVD法等が考えられるが、形成された膜
は、シート抵抗が大きく、従来の方法による陽極
酸化は、利用しがたい。本発明は、ソース及びド
レイン電極として、基板上にパタン化された電
極、例えば、細線状電極をあらかじめ形成し、そ
の上に、非絶縁性薄膜、例えば、半導体膜を形成
し、前記した電極を陽極として利用し、半導体膜
を層状に陽極酸化し、上記層状陽極酸化膜を絶縁
膜、例えば、ゲート絶縁膜として利用し、上記細
線状電極をソース及びドレイン電極とする薄膜ト
ランジスタの製造方法である。さらに、基板とし
て例えば、ガラス及びセラミツクスを利用する場
合において、基板からの不順物拡散による、反導
体膜への悪影響を防ぐために、基板上へあらかじ
め、シリコンナイトライドで不純物トラツプ膜を
形成し、その上に、上記パタン化された電極をも
うけ、非絶縁性薄膜、例えば、半導体膜を付け
て、ソース、ドレイン電極をサンドイツチ状にし
て、陽極酸化し、ゲート膜及び、絶縁膜として利
用する薄膜トランジスタの製造方法をも提供する
ものである。この場合、不純物トラツプ膜は、陽
極酸化時に半導体膜に対し悪影響を及ぼす効果を
防ぐと伴に、パタン化すべき電極のパタン精度の
向上及び、トランジスタのスイツチング特性の向
上等に重要である。また、上記トラツプ膜を形成
する事により、従来陽極酸化しにくい基板及び、
利用しにくかつた電極の利用も可能にし、陽極酸
化の適応能力の向上に効果的である。又、非絶縁
性薄膜を陽極酸化する工程を含む薄膜トランジス
タの製造において、基板上にパタン化されたソー
ス、ドレイン電極をあらかじめ形成した後、非絶
縁性薄膜を形成し、新たに陽極を形成する事な
く、上記ソース、ドレイン電極を利用し、非絶縁
性薄膜を陽極酸化する事により、均一で、絶縁性
の高い膜の形成が可能となる。次に図面を用いて
本発明の詳細を説明する。
第１図は、本発明の一実施例で薄膜トランジス
タの製造を説明する工程図である。
タの製造を説明する工程図である。
第１図Ａは、基板上への細線状電極の形成工程
を示している。細線状電極は、リフトオフ及び、
エツチング等を利用して行ない、１は基板、２は
パタン化された電極、例えば、細線状電極を示し
ている。この細線状電極２は、陽極酸化電極とし
て利用し、かつ、ソース、ドレイン電極として利
用する。
を示している。細線状電極は、リフトオフ及び、
エツチング等を利用して行ない、１は基板、２は
パタン化された電極、例えば、細線状電極を示し
ている。この細線状電極２は、陽極酸化電極とし
て利用し、かつ、ソース、ドレイン電極として利
用する。
本実施例においては、細線状電極２を巾10μｍ
に形成した。また、ソース電極とドレイン電極と
の電極間距離Ｗは10μｍとし、ソース電極および
ドレイン電極の長さＬとトランジスタの駆動能力
を安定して維持するため100μｍとした。
に形成した。また、ソース電極とドレイン電極と
の電極間距離Ｗは10μｍとし、ソース電極および
ドレイン電極の長さＬとトランジスタの駆動能力
を安定して維持するため100μｍとした。
次に、第１図Ｂに示すように、細線状電極２お
よび絶縁基板１上へ、半導体膜３としてアモルフ
アスシリコン（ａ−Si）をプラズマCVD法にて、
厚さt150nｍ形成した。この設計値では、ソース
電極のドレイン電極間のａ−Siの抵抗（RS-D）は
RS-D＝ρ・Ｗ／（ｔ・Ｌ）で表わされる。ａ−Si
の抵抗率ρを1010Ω・cm（一般に使用できるもの
は107〜1010Ω・cm）とした場合、RS-D＝0.7×
1014Ωである。
よび絶縁基板１上へ、半導体膜３としてアモルフ
アスシリコン（ａ−Si）をプラズマCVD法にて、
厚さt150nｍ形成した。この設計値では、ソース
電極のドレイン電極間のａ−Siの抵抗（RS-D）は
RS-D＝ρ・Ｗ／（ｔ・Ｌ）で表わされる。ａ−Si
の抵抗率ρを1010Ω・cm（一般に使用できるもの
は107〜1010Ω・cm）とした場合、RS-D＝0.7×
1014Ωである。
そして、第１図Ｃに示すように陽極酸化を行な
うことにより、均一な酸化膜５が形成される。こ
こで、ａ−Si膜は、陽極酸化の初期には最も抵抗
の小さいソース電極およびドレイン電極上におい
て陽極酸化されるが、陽極酸化膜の抵抗が大きく
なるにつれて、ａ−Si膜の陽極酸化される部分
は、横方向に拡がつていく。今回形成された陽極
酸化膜の抵抗は、厚さ100nｍで電圧1V印加時に
１×1016Ω以上あるため、ソース電極とドレイン
電極間のａ−Siの抵抗よの２桁大きくなる。その
結果、ソース電極とドレイン電極間には均一で良
好は酸化膜５が形成できる。また、半導体膜３を
少なくとも50nｍ残すために、陽極酸化膜５がソ
ース電極およびドレイン電極上で100nｍ以上形
成されないように、陽極酸化時には陽極（ソース
電極およびドレイン電極）および陰極（対向電極
４）間に定電圧を印加した。
うことにより、均一な酸化膜５が形成される。こ
こで、ａ−Si膜は、陽極酸化の初期には最も抵抗
の小さいソース電極およびドレイン電極上におい
て陽極酸化されるが、陽極酸化膜の抵抗が大きく
なるにつれて、ａ−Si膜の陽極酸化される部分
は、横方向に拡がつていく。今回形成された陽極
酸化膜の抵抗は、厚さ100nｍで電圧1V印加時に
１×1016Ω以上あるため、ソース電極とドレイン
電極間のａ−Siの抵抗よの２桁大きくなる。その
結果、ソース電極とドレイン電極間には均一で良
好は酸化膜５が形成できる。また、半導体膜３を
少なくとも50nｍ残すために、陽極酸化膜５がソ
ース電極およびドレイン電極上で100nｍ以上形
成されないように、陽極酸化時には陽極（ソース
電極およびドレイン電極）および陰極（対向電極
４）間に定電圧を印加した。
上記説明では、ソース電極とドレイン電極との
電極間距離を10μｍ、ソース電極とドレイン電極
との電極の長さは100μｍとしたが、先に述べて
きたように、ソース・ドレイン電極のａ−Siの抵
抗が陽極酸化膜の抵抗より小さければ良く、ほぼ
１／１０以下で所望の陽極酸化膜が形成できる。抵抗
比を１／10以下にするには、ｔ＝150nｍ程度、
ρ＝1010Ω・cm程度とすると、 RS-D≒0.7×1015×Ｗ／Ｌとなり、Ｗ／Ｌがほぼ１
より小さければRS-Dは陽極酸化膜の抵抗の1/10以
下になる。ただしＷ、Ｌがあまり大きな値にな
る、すなわち大面積を有するようになると、ピン
ホールが発生する等良好な酸化膜は得られなくな
る。そこで、条件を求めたところ電極間距離はほ
ぼ２〜10μｍ、電極の長さは少なくともほぼ10μ
ｍという範囲においては、ほぼ満足のいく結果が
得られた。ただし、ａ−SiTFTを考えるとａ−
Si膜の厚さは特性の安定性、抵抗、光による抵抗
の低下等の点から決まり、また、陽極酸化膜（ゲ
ート絶縁膜）の厚さは特性の安定性、誘電率、ピ
ンホール等から決まり、それぞれ50〜100nｍ、
100〜200nｍ程度の範囲で調整される。この場合
でも、ａ−Si膜の抵抗率が1010Ω・cm以下、膜厚
が50nｍ以上、陽極酸化膜が100nｍ以上の条件で
は、前記したＷ／Ｌがほぼ１より小さいというこ
とを満足すれば、均一な陽極酸化膜の形成が可能
である。
電極間距離を10μｍ、ソース電極とドレイン電極
との電極の長さは100μｍとしたが、先に述べて
きたように、ソース・ドレイン電極のａ−Siの抵
抗が陽極酸化膜の抵抗より小さければ良く、ほぼ
１／１０以下で所望の陽極酸化膜が形成できる。抵抗
比を１／10以下にするには、ｔ＝150nｍ程度、
ρ＝1010Ω・cm程度とすると、 RS-D≒0.7×1015×Ｗ／Ｌとなり、Ｗ／Ｌがほぼ１
より小さければRS-Dは陽極酸化膜の抵抗の1/10以
下になる。ただしＷ、Ｌがあまり大きな値にな
る、すなわち大面積を有するようになると、ピン
ホールが発生する等良好な酸化膜は得られなくな
る。そこで、条件を求めたところ電極間距離はほ
ぼ２〜10μｍ、電極の長さは少なくともほぼ10μ
ｍという範囲においては、ほぼ満足のいく結果が
得られた。ただし、ａ−SiTFTを考えるとａ−
Si膜の厚さは特性の安定性、抵抗、光による抵抗
の低下等の点から決まり、また、陽極酸化膜（ゲ
ート絶縁膜）の厚さは特性の安定性、誘電率、ピ
ンホール等から決まり、それぞれ50〜100nｍ、
100〜200nｍ程度の範囲で調整される。この場合
でも、ａ−Si膜の抵抗率が1010Ω・cm以下、膜厚
が50nｍ以上、陽極酸化膜が100nｍ以上の条件で
は、前記したＷ／Ｌがほぼ１より小さいというこ
とを満足すれば、均一な陽極酸化膜の形成が可能
である。
陽極酸化は、液相でも気相でも可能であり、特
に、酸素プラズマを用いた気相法は、気相のコン
ダクタンスが低いために、高抵抗体でも、均一か
つ、良質の酸化膜が得られる。４は、陽極酸化の
時の、対向電極であり、５は、陽極酸化により形
成された酸化膜である。第１図Ｄは、第１図Ｂに
より形成した半導体薄膜３及び第１図Ｃにより形
成された酸化膜５をパターニングし、第１図Ａの
細線状電極２を、ソース及びドレイン電極として
利用し、酸化膜５上にゲート電極６を付け、絶縁
ゲート薄膜トランジスタを形成したものである。
に、酸素プラズマを用いた気相法は、気相のコン
ダクタンスが低いために、高抵抗体でも、均一か
つ、良質の酸化膜が得られる。４は、陽極酸化の
時の、対向電極であり、５は、陽極酸化により形
成された酸化膜である。第１図Ｄは、第１図Ｂに
より形成した半導体薄膜３及び第１図Ｃにより形
成された酸化膜５をパターニングし、第１図Ａの
細線状電極２を、ソース及びドレイン電極として
利用し、酸化膜５上にゲート電極６を付け、絶縁
ゲート薄膜トランジスタを形成したものである。
第２図は、基板と細線状電極２１間に、基板１
０からの不純物拡散を防ぐための、シリコンナイ
トライド等で不純物トラツプ膜１１の形成を含む
工程を加えた場合である。第２図Ａ−１は、不純
物トラツプ膜１１をあらかじめ形成する工程を示
している。他の工程は、第１図の場合と同様であ
り、この場合は、第２図Ｃに示す様に、細線状電
極２１は、不純物トラツプ膜１１と半導体膜３１
とのサンドイツチ構造になつている。ここに示し
た工程は、ドーピングしていないが、ドーピング
工程を含める事も可能であるし、第２図のサンド
イツチ構造の不純物トラツプは、基板１０への細
線状電極２１の密着向上を目的とした膜も含めて
いる。尚、４１は陽極酸化のときの対向電極、５
１は酸化膜、６１はゲート電極である。
０からの不純物拡散を防ぐための、シリコンナイ
トライド等で不純物トラツプ膜１１の形成を含む
工程を加えた場合である。第２図Ａ−１は、不純
物トラツプ膜１１をあらかじめ形成する工程を示
している。他の工程は、第１図の場合と同様であ
り、この場合は、第２図Ｃに示す様に、細線状電
極２１は、不純物トラツプ膜１１と半導体膜３１
とのサンドイツチ構造になつている。ここに示し
た工程は、ドーピングしていないが、ドーピング
工程を含める事も可能であるし、第２図のサンド
イツチ構造の不純物トラツプは、基板１０への細
線状電極２１の密着向上を目的とした膜も含めて
いる。尚、４１は陽極酸化のときの対向電極、５
１は酸化膜、６１はゲート電極である。
第３図は、実際の陽極酸化装置の概要を示す説
明図である。３０は、電解液３５の上下による電
圧の変動を少なくし、均一な膜を形成するために
利用する絶縁性物質であり、３４が、陽極酸化し
ようとする非絶縁性膜、３３が、ソース及びドレ
インを兼ねたパタン化された電極で、陽極として
使用する。３２は、基板であり、３６は、陰極で
ある。３７は、電源である。
明図である。３０は、電解液３５の上下による電
圧の変動を少なくし、均一な膜を形成するために
利用する絶縁性物質であり、３４が、陽極酸化し
ようとする非絶縁性膜、３３が、ソース及びドレ
インを兼ねたパタン化された電極で、陽極として
使用する。３２は、基板であり、３６は、陰極で
ある。３７は、電源である。
以上の工程例からも明らかな如く本発明は、陽
極酸化に利用する電極を新たに形成するのではな
く、トランジスタ（MOS）の電極として当然必
要な、トランジスタ構成部分としての一部を利用
するため、プロセスの単純化につながり、均一な
絶縁膜を形成する事ができ、同時に、ソース、ド
レイン電極も形成できる。
極酸化に利用する電極を新たに形成するのではな
く、トランジスタ（MOS）の電極として当然必
要な、トランジスタ構成部分としての一部を利用
するため、プロセスの単純化につながり、均一な
絶縁膜を形成する事ができ、同時に、ソース、ド
レイン電極も形成できる。
この方法により、従来まで陽極酸化しにくかつ
た非絶縁性膜に対しても陽極酸化できる様にでき
低温で均一良質な膜形成を可能にし、TFTの利
点を生かすのに有効である。
た非絶縁性膜に対しても陽極酸化できる様にでき
低温で均一良質な膜形成を可能にし、TFTの利
点を生かすのに有効である。
本発明は、特に液晶等を用いた表示パネル基板
上のTFTに有効な技術であり、腕時計等の小型
携帯機器への表示装置として特に適している。
上のTFTに有効な技術であり、腕時計等の小型
携帯機器への表示装置として特に適している。
第１図は、本発明の薄膜トランジスタ製造工程
を示す工程図。第２図は、本発明の薄膜トランジ
スタの他の製造工程を示す工程図である。第３図
は、陽極酸化装置の概要を示す説明図である。 １，１０，３２……基板、２，２１……パタン
化されたソース、ドレイン電極、３，３１……半
導体膜、４，３６，４１……陽極酸化のときの対
向電極、５，５１……酸化膜（ゲート絶縁膜）、
６，６１……ゲート電極、１１……不純物トラツ
プ膜、３５……電解液、３６……陰極。
を示す工程図。第２図は、本発明の薄膜トランジ
スタの他の製造工程を示す工程図である。第３図
は、陽極酸化装置の概要を示す説明図である。 １，１０，３２……基板、２，２１……パタン
化されたソース、ドレイン電極、３，３１……半
導体膜、４，３６，４１……陽極酸化のときの対
向電極、５，５１……酸化膜（ゲート絶縁膜）、
６，６１……ゲート電極、１１……不純物トラツ
プ膜、３５……電解液、３６……陰極。
Claims (1)
- 【特許請求の範囲】 １ 薄膜トランジスタの製造工程において、絶縁
基板上にパタン化されたソース、ドレイン電極を
形成する工程と、該電極上に非絶縁性薄膜を形成
する工程と、該パタン化されたソース、ドレイン
電極を陽極として、前記非絶縁性薄膜を陽極酸化
する工程とを有することを特徴とする薄膜トラン
ジスタの製造方法。 ２ 薄膜トランジスタの製造工程において、絶縁
基板上に不純物トラツプ膜を形成する工程と、該
不純物トラツプ膜上にパタン化されたソース、ド
レイン電極を形成する工程と、該電極上に非絶縁
性薄膜を形成する工程と、該パタン化されたソー
ス、ドレイン電極を陽極として、前記非絶縁性薄
膜を陽極酸化する工程とを有することを特徴とす
る薄膜トランジスタの製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112025A JPS5814575A (ja) | 1981-07-17 | 1981-07-17 | 薄膜トランジスタの製造方法 |
| GB08221029A GB2107115B (en) | 1981-07-17 | 1982-07-19 | Method of manufacturing insulated gate thin film effect transitors |
| US06/621,324 US4502204A (en) | 1981-07-17 | 1984-06-15 | Method of manufacturing insulated gate thin film field effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56112025A JPS5814575A (ja) | 1981-07-17 | 1981-07-17 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5814575A JPS5814575A (ja) | 1983-01-27 |
| JPH0318356B2 true JPH0318356B2 (ja) | 1991-03-12 |
Family
ID=14576106
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56112025A Granted JPS5814575A (ja) | 1981-07-17 | 1981-07-17 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5814575A (ja) |
-
1981
- 1981-07-17 JP JP56112025A patent/JPS5814575A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5814575A (ja) | 1983-01-27 |
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