JPH0318357B2 - - Google Patents
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- JPH0318357B2 JPH0318357B2 JP56132860A JP13286081A JPH0318357B2 JP H0318357 B2 JPH0318357 B2 JP H0318357B2 JP 56132860 A JP56132860 A JP 56132860A JP 13286081 A JP13286081 A JP 13286081A JP H0318357 B2 JPH0318357 B2 JP H0318357B2
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- Japan
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- thin film
- film
- electrode
- semiconductor thin
- layer semiconductor
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Formation Of Insulating Films (AREA)
Description
【発明の詳細な説明】
本発明は、薄膜トランジスタ（TFT）のスイ
ツチング特性を左右するゲート絶縁膜の低温形成
に関する。
ツチング特性を左右するゲート絶縁膜の低温形成
に関する。
絶縁ゲート薄膜トランジスタの一般の構造は、
基板−半導体薄膜−絶縁層−導電層である。薄膜
トランジスタの特徴である大面積化及び、安価で
あるという特徴を利用するためには、基板とし
て、ガラス及び、セラミツクス等を使用する事が
考えられ、その場合には、高温での処理が難しく
なる。現在、半導体技術において使用されている
ゲート絶縁膜には、SiO2等があるが、現在の所、
熱酸化法が主に利用されている。だが、基板によ
り温度の制約を受ける場合、一般に利用されてい
る熱酸化を使用する事は、難しい。他の絶縁膜形
成法としては、物理蒸着法（PVD）及び、化学
蒸着法（CVD）があるが、熱酸化膜に比べて、
膜の均一性、絶縁性、膜中の欠陥、不純物密度、
界面準位密度等の点で劣つている。また、熱酸化
を利用したゲート絶縁膜の場合には、半導体膜の
酸化物が利用されてきた。
基板−半導体薄膜−絶縁層−導電層である。薄膜
トランジスタの特徴である大面積化及び、安価で
あるという特徴を利用するためには、基板とし
て、ガラス及び、セラミツクス等を使用する事が
考えられ、その場合には、高温での処理が難しく
なる。現在、半導体技術において使用されている
ゲート絶縁膜には、SiO2等があるが、現在の所、
熱酸化法が主に利用されている。だが、基板によ
り温度の制約を受ける場合、一般に利用されてい
る熱酸化を使用する事は、難しい。他の絶縁膜形
成法としては、物理蒸着法（PVD）及び、化学
蒸着法（CVD）があるが、熱酸化膜に比べて、
膜の均一性、絶縁性、膜中の欠陥、不純物密度、
界面準位密度等の点で劣つている。また、熱酸化
を利用したゲート絶縁膜の場合には、半導体膜の
酸化物が利用されてきた。
本発明は、低温で熱酸化膜に匹敵する膜の均一
性、絶縁性、不純物密度、界面準位密度を有する
膜を陽極酸化を利用して形成する。絶縁性基板上
にPVD及びCVD法により低温で形成された非絶
縁性薄膜、例えば、半導体膜はシート抵抗が大き
いため、従来の方法による陽極酸化は利用しがた
いので、ソース及びドレイン電極をあらかじめ、
基板上に形成された第１層半導体薄膜上へパター
ン化し、その上に更に非絶縁性薄膜として第２層
半導体薄膜を形成し、上記電極を陽極として利用
し、該第２層半導体薄膜を陽極酸化し、ゲート絶
縁膜として利用する。
性、絶縁性、不純物密度、界面準位密度を有する
膜を陽極酸化を利用して形成する。絶縁性基板上
にPVD及びCVD法により低温で形成された非絶
縁性薄膜、例えば、半導体膜はシート抵抗が大き
いため、従来の方法による陽極酸化は利用しがた
いので、ソース及びドレイン電極をあらかじめ、
基板上に形成された第１層半導体薄膜上へパター
ン化し、その上に更に非絶縁性薄膜として第２層
半導体薄膜を形成し、上記電極を陽極として利用
し、該第２層半導体薄膜を陽極酸化し、ゲート絶
縁膜として利用する。
従来の熱酸化の場合、半導体膜の酸化物をゲー
トとして利用していたのに対し、上記薄膜トラン
ジスタ構造は、ゲート絶縁膜が半導体膜の組成に
左右される事なく形成でき、現在まで酸化されに
くかつた物質をも、電極を形成した事、及び対向
電極とソース、ドレイン電極間に電圧が印加しや
すいようにするため第１層半導体薄膜を設けた事
により利用を可能とし、且つ第１層半導体薄膜−
電極−ゲート絶縁膜の構造により、半導体膜及び
ゲート絶縁膜材料の利用範囲を広げ、高性能薄膜
トランジスタを提供する。即ち、本発明は、基板
上に第１層半導体薄膜をまず形成し、半導体膜上
にパターン化されたソース、ドレイン電極を形成
し、この上に非絶縁性薄膜である第２層半導体薄
膜を形成し、前記電極を陽極として陽極酸化を利
用し、薄膜トランジスタを製造する方法である。
本発明においては、チヤネルになる半導体膜と、
ゲート酸化膜になる非絶縁性薄膜を別々に形成
し、且つ、非絶縁性薄膜例えば、半導体膜を陽極
酸化し、ゲート酸化膜として形成する事に特徴が
有る。
トとして利用していたのに対し、上記薄膜トラン
ジスタ構造は、ゲート絶縁膜が半導体膜の組成に
左右される事なく形成でき、現在まで酸化されに
くかつた物質をも、電極を形成した事、及び対向
電極とソース、ドレイン電極間に電圧が印加しや
すいようにするため第１層半導体薄膜を設けた事
により利用を可能とし、且つ第１層半導体薄膜−
電極−ゲート絶縁膜の構造により、半導体膜及び
ゲート絶縁膜材料の利用範囲を広げ、高性能薄膜
トランジスタを提供する。即ち、本発明は、基板
上に第１層半導体薄膜をまず形成し、半導体膜上
にパターン化されたソース、ドレイン電極を形成
し、この上に非絶縁性薄膜である第２層半導体薄
膜を形成し、前記電極を陽極として陽極酸化を利
用し、薄膜トランジスタを製造する方法である。
本発明においては、チヤネルになる半導体膜と、
ゲート酸化膜になる非絶縁性薄膜を別々に形成
し、且つ、非絶縁性薄膜例えば、半導体膜を陽極
酸化し、ゲート酸化膜として形成する事に特徴が
有る。
以下本発明を図面を用いて詳細に説明する。
図面はすべて本発明の実施例を示し、第１図
Ａ，Ｂ，Ｃ，Ｄは、薄膜トランジスタの製造工程
を示すもので、第１図Ａの工程に於て１は基板で
あり、該基板１上に第１層半導体薄膜２を形成す
る。
Ａ，Ｂ，Ｃ，Ｄは、薄膜トランジスタの製造工程
を示すもので、第１図Ａの工程に於て１は基板で
あり、該基板１上に第１層半導体薄膜２を形成す
る。
次に第１層半導体薄膜２上にパターン化され
た、ソース及びドレイン電極３を形成する。この
電極を陽極酸化の際の陽極として利用するととも
に、薄膜トランジスタのソース及びドレイン電極
としても利用する。
た、ソース及びドレイン電極３を形成する。この
電極を陽極酸化の際の陽極として利用するととも
に、薄膜トランジスタのソース及びドレイン電極
としても利用する。
第１図Ｂの工程に於て、４は、パターン化され
た電極３及び第１層半導体薄膜２上に非絶縁性膜
としての第２層半導体薄膜を形成したものであ
り、陽極酸化により酸化する。
た電極３及び第１層半導体薄膜２上に非絶縁性膜
としての第２層半導体薄膜を形成したものであ
り、陽極酸化により酸化する。
第１図Ｃの工程に於て、第２層半導体薄膜４を
酸化して酸化膜５を形成する。６は、陽極酸化用
の対陰極を示す。
酸化して酸化膜５を形成する。６は、陽極酸化用
の対陰極を示す。
第１図Ｄの工程に於て、ゲート電極７を形成す
る。
る。
第２図に、実際の陽極酸化装置の一例が示して
あり、２１は電解液で、２２は、基板であり、２
３は、第１層半導体薄膜、２４はソース及びドレ
イン電極を兼ねたパターン化された電極で、陽極
として利用し、２５は、陽極酸化しようとする非
絶縁性薄膜であり、２６は、陰極、２７は陽極酸
化に利用する電源である。
あり、２１は電解液で、２２は、基板であり、２
３は、第１層半導体薄膜、２４はソース及びドレ
イン電極を兼ねたパターン化された電極で、陽極
として利用し、２５は、陽極酸化しようとする非
絶縁性薄膜であり、２６は、陰極、２７は陽極酸
化に利用する電源である。
例えば、電解液２１として、Ｎ−メチルアセト
アミドと0.04Nの硝酸カリウム溶液、テトラヒド
ロフルフリールアルコール及びエチレングリコー
ルの硝酸塩及びハロゲン化物の混合溶液、基板２
２としては、石英ガラス、パイレツクスガラス、
第１層半導体薄膜２３としては、シリコン膜、ソ
ース及びドレイン電極としては、Mo及びTa等の
高融点金属、第２層半導体薄膜２４としては、シ
リコン膜等が有り、陰極６としては、プラチナ電
極、電源２７としては、定電流−電圧電源が利用
される。以上の条件の下、陰極酸化による酸化膜
の形成について、より具体的に説明する。本実施
例においては、電極３を巾10μｍに形成した。ま
た、ソース電極とドレイン電極との電極間距離Ｗ
は10μｍとし、ソース電極およびドレイン電極の
長さＬとトランジスタの駆動能力を安定して維持
するため100μｍとした。
アミドと0.04Nの硝酸カリウム溶液、テトラヒド
ロフルフリールアルコール及びエチレングリコー
ルの硝酸塩及びハロゲン化物の混合溶液、基板２
２としては、石英ガラス、パイレツクスガラス、
第１層半導体薄膜２３としては、シリコン膜、ソ
ース及びドレイン電極としては、Mo及びTa等の
高融点金属、第２層半導体薄膜２４としては、シ
リコン膜等が有り、陰極６としては、プラチナ電
極、電源２７としては、定電流−電圧電源が利用
される。以上の条件の下、陰極酸化による酸化膜
の形成について、より具体的に説明する。本実施
例においては、電極３を巾10μｍに形成した。ま
た、ソース電極とドレイン電極との電極間距離Ｗ
は10μｍとし、ソース電極およびドレイン電極の
長さＬとトランジスタの駆動能力を安定して維持
するため100μｍとした。
次に、第１図Ｂに示すように、電極３および第
１層半導体薄膜２上へ、第２層半導体薄膜４とし
てアモルフアスシリコン（ａ−Si）をプラズマ
CVD法にて、厚さt150nｍ形成した。この設計値
では、ソース電極とドレイン電極間のａ−Siの抵
抗（RS-D）は、RS-D＝ρ・Ｗ／（t.L）で表され
る。ａ−Siの抵抗率ρを1010Ω・cm（一般に使用
できるものは107〜1010Ω・cm）とした場合、
RS-D＝0.7×1014Ωである。
１層半導体薄膜２上へ、第２層半導体薄膜４とし
てアモルフアスシリコン（ａ−Si）をプラズマ
CVD法にて、厚さt150nｍ形成した。この設計値
では、ソース電極とドレイン電極間のａ−Siの抵
抗（RS-D）は、RS-D＝ρ・Ｗ／（t.L）で表され
る。ａ−Siの抵抗率ρを1010Ω・cm（一般に使用
できるものは107〜1010Ω・cm）とした場合、
RS-D＝0.7×1014Ωである。
そして、第１図Ｃに示すように陽極酸化を行う
ことにより、均一な酸化膜５が形成される。ここ
で、ａ−Si膜は、陽極酸化の初期には最も抵抗の
小さいソース電極およびドレイン電極上において
陽極酸化されるが、陽極酸化膜の抵抗が大きくな
るにつれて、ａ−Si膜の陽極酸化される部分は、
横方向に広がつていく。今回形成された陽極酸化
膜の抵抗は、厚さ100nｍで電圧1V印加時に１×
1016Ω以上あるため、ソース電極とドレイン電極
間のａ−Siの抵抗より２桁大きくなる。その結
果、ソース電極とドレイン電極間には均一で良好
な酸化膜５が形成できる。また、第２層半導体薄
膜４を少なくとも50nｍ残すために、陽極酸化膜
５がソース電極およびドレイン電極上で100nｍ
以上形成されないように、陽極酸化時には陽極
（ソース電極およびドレイン電極）および陰極
（対向電極６）間に定電圧を印加した。
ことにより、均一な酸化膜５が形成される。ここ
で、ａ−Si膜は、陽極酸化の初期には最も抵抗の
小さいソース電極およびドレイン電極上において
陽極酸化されるが、陽極酸化膜の抵抗が大きくな
るにつれて、ａ−Si膜の陽極酸化される部分は、
横方向に広がつていく。今回形成された陽極酸化
膜の抵抗は、厚さ100nｍで電圧1V印加時に１×
1016Ω以上あるため、ソース電極とドレイン電極
間のａ−Siの抵抗より２桁大きくなる。その結
果、ソース電極とドレイン電極間には均一で良好
な酸化膜５が形成できる。また、第２層半導体薄
膜４を少なくとも50nｍ残すために、陽極酸化膜
５がソース電極およびドレイン電極上で100nｍ
以上形成されないように、陽極酸化時には陽極
（ソース電極およびドレイン電極）および陰極
（対向電極６）間に定電圧を印加した。
上記説明では、ソース電極とドレイン電極との
電極間距離を10μｍ、ソース電極とドレイン電極
との電極の長さは100μｍとしたが、先に述べて
きたように、ソース電極とドレイン電極間のａ−
Siの抵抗が陽極酸化膜の抵抗より小さければ良
く、ほぼ1/10以下で所望の陽極酸化膜が形成でき
る。抵抗比を１／10以下にするには、ｔ＝150n
ｍ程度、ρ＝1010Ω・cmとすると、RS-D≒0.7×
1015×Ｗ／Ｌとなり、Ｗ／Ｌがほぼ１より小さけ
れば、RS-Dは陽極酸化膜の抵抗の1/10以下にな
る。ただし、Ｗ，Ｌがあまり大きな値になる、す
なわち大面積を有するようになると、ピンホール
が発生する等良好な酸化膜は得られなくなる。そ
こで、条件を求めたところ電極間距離はほぼ10μ
ｍ、電極の長さは少なくともほぼ10μｍという範
囲においては、ほぼ満足のいく結果が得られた。
ただし、ａ−SiTFTを考えるとａ−Si膜の厚さ
は特性の安定性、抵抗、光による抵抗の低下等の
点から決まり、また、陽極酸化膜（ゲート絶縁
膜）の厚さは、特性の安定性、誘電率、ピンホー
ル等から決まり、それぞれ50〜100nｍ程度の範
囲で調整される。この場合でも、ａ−Si膜の抵抗
率が1010Ω・cm以下、膜厚が50nｍ以上、陽極酸
化膜が100nｍ以上の条件では、前記したＷ／Ｌ
がほぼ１より小さいということを満足すれば、均
一な陽極酸化膜の形成が可能である。本実施例
は、液相での陽極酸化を扱つたが、もちろん、気
相での陽極酸化への利用も可能である。
電極間距離を10μｍ、ソース電極とドレイン電極
との電極の長さは100μｍとしたが、先に述べて
きたように、ソース電極とドレイン電極間のａ−
Siの抵抗が陽極酸化膜の抵抗より小さければ良
く、ほぼ1/10以下で所望の陽極酸化膜が形成でき
る。抵抗比を１／10以下にするには、ｔ＝150n
ｍ程度、ρ＝1010Ω・cmとすると、RS-D≒0.7×
1015×Ｗ／Ｌとなり、Ｗ／Ｌがほぼ１より小さけ
れば、RS-Dは陽極酸化膜の抵抗の1/10以下にな
る。ただし、Ｗ，Ｌがあまり大きな値になる、す
なわち大面積を有するようになると、ピンホール
が発生する等良好な酸化膜は得られなくなる。そ
こで、条件を求めたところ電極間距離はほぼ10μ
ｍ、電極の長さは少なくともほぼ10μｍという範
囲においては、ほぼ満足のいく結果が得られた。
ただし、ａ−SiTFTを考えるとａ−Si膜の厚さ
は特性の安定性、抵抗、光による抵抗の低下等の
点から決まり、また、陽極酸化膜（ゲート絶縁
膜）の厚さは、特性の安定性、誘電率、ピンホー
ル等から決まり、それぞれ50〜100nｍ程度の範
囲で調整される。この場合でも、ａ−Si膜の抵抗
率が1010Ω・cm以下、膜厚が50nｍ以上、陽極酸
化膜が100nｍ以上の条件では、前記したＷ／Ｌ
がほぼ１より小さいということを満足すれば、均
一な陽極酸化膜の形成が可能である。本実施例
は、液相での陽極酸化を扱つたが、もちろん、気
相での陽極酸化への利用も可能である。
以上本発明によれば、陽極酸化に利用する電極
を新たに形成するのではなく、トランジスタの電
極として、当然必要なソース、ドレイン電極を利
用するため、工程の単純化に寄与する。また、第
１層半導体薄膜を設ける事により、電極の密着性
等の問題が解決し、さらに、陽極酸化の際の電極
間の電圧のかかりかたは一定になる。第２層半導
体薄膜を設けて陽極酸化膜を形成するため、第１
層の酸化膜とは同一組成でもよく又、異つた組成
の酸化物をも形成できる。従来、陽極酸化されに
くかつた半導体膜に対しても、電極及び、第１層
半導体薄膜を設ける事により、低温で均一な膜形
成を可能にし、薄膜トランジスタの高性能、高範
囲化が図られる。
を新たに形成するのではなく、トランジスタの電
極として、当然必要なソース、ドレイン電極を利
用するため、工程の単純化に寄与する。また、第
１層半導体薄膜を設ける事により、電極の密着性
等の問題が解決し、さらに、陽極酸化の際の電極
間の電圧のかかりかたは一定になる。第２層半導
体薄膜を設けて陽極酸化膜を形成するため、第１
層の酸化膜とは同一組成でもよく又、異つた組成
の酸化物をも形成できる。従来、陽極酸化されに
くかつた半導体膜に対しても、電極及び、第１層
半導体薄膜を設ける事により、低温で均一な膜形
成を可能にし、薄膜トランジスタの高性能、高範
囲化が図られる。
本発明は、特に液晶等を用いた表示パネル基板
上の薄膜トランジスタ形成として有効な技術であ
り、腕時計等の小型携帯機器への表示装置に対し
て、特に適している。
上の薄膜トランジスタ形成として有効な技術であ
り、腕時計等の小型携帯機器への表示装置に対し
て、特に適している。
第１図Ａ，Ｂ，Ｃ，Ｄは本発明の実施例を示す
薄膜トランジスタの製造工程図、第２図は陽極酸
化装置の構成図である。 １，２２……基板、２，２３……第１層半導体
薄膜、３……パターン化されたソース、ドレイン
電極、４，２４……第２層半導体薄膜（非絶縁性
膜）、５……陽極酸化された非絶縁性膜、６，２
６……対向電極、７……ゲート電極、２１……電
解液、２７……電源。
薄膜トランジスタの製造工程図、第２図は陽極酸
化装置の構成図である。 １，２２……基板、２，２３……第１層半導体
薄膜、３……パターン化されたソース、ドレイン
電極、４，２４……第２層半導体薄膜（非絶縁性
膜）、５……陽極酸化された非絶縁性膜、６，２
６……対向電極、７……ゲート電極、２１……電
解液、２７……電源。
Claims (1)
- 【特許請求の範囲】 １ 薄膜トランジスタの製造工程において、 基板上に第１層半導体薄膜を形成する工程と、
該半導体薄膜上に、パターン化されたソース、ド
レイン電極を形成する工程と、 該パターン化された金属膜上に第２層半導体薄
膜を形成する工程と、 前記パターン化されたソース、ドレイン電極を
陽極として、前記第２層半導体薄膜を陽極酸化す
る工程と、 を有することを特徴とする薄膜トランジスタの製
造法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132860A JPS5833873A (ja) | 1981-08-25 | 1981-08-25 | 薄膜トランジスタの製造法 |
| GB08221029A GB2107115B (en) | 1981-07-17 | 1982-07-19 | Method of manufacturing insulated gate thin film effect transitors |
| US06/621,324 US4502204A (en) | 1981-07-17 | 1984-06-15 | Method of manufacturing insulated gate thin film field effect transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56132860A JPS5833873A (ja) | 1981-08-25 | 1981-08-25 | 薄膜トランジスタの製造法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5833873A JPS5833873A (ja) | 1983-02-28 |
| JPH0318357B2 true JPH0318357B2 (ja) | 1991-03-12 |
Family
ID=15091220
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56132860A Granted JPS5833873A (ja) | 1981-07-17 | 1981-08-25 | 薄膜トランジスタの製造法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5833873A (ja) |
-
1981
- 1981-08-25 JP JP56132860A patent/JPS5833873A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5833873A (ja) | 1983-02-28 |
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