JPH03185730A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03185730A JPH03185730A JP32509589A JP32509589A JPH03185730A JP H03185730 A JPH03185730 A JP H03185730A JP 32509589 A JP32509589 A JP 32509589A JP 32509589 A JP32509589 A JP 32509589A JP H03185730 A JPH03185730 A JP H03185730A
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- JP
- Japan
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- bumps
- leads
- bump
- semiconductor device
- external connection
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 230000007547 defect Effects 0.000 abstract description 3
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 230000000694 effects Effects 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置に関し、特に複数列のバンプを有す
る半導体装置に関する。
る半導体装置に関する。
従来、この種の半導体装置においては、周辺部に二剤の
バンプ（接続パッド）を有する構造のものが用いられて
いる。
バンプ（接続パッド）を有する構造のものが用いられて
いる。
第３図（ａ）、 （ｂ）はそれぞれ従来の一例を説明す
るための半導体装置の平面図およびリード接続後の側面
図である。
るための半導体装置の平面図およびリード接続後の側面
図である。
第３図（ａ）に示すように、従来の半導体装置は裁板ｌ
の上にトランジスタ等の素子や素子間配線のある活性領
域４と電源や信号線を外部に引き出すための高さの同じ
第一および第二のバンプ２および３を配置している領域
とから構成されている。
の上にトランジスタ等の素子や素子間配線のある活性領
域４と電源や信号線を外部に引き出すための高さの同じ
第一および第二のバンプ２および３を配置している領域
とから構成されている。
かかる半導体装置は高密度化するに伴ない、バンプ２お
よび３の配置は単列配置から千鳥状の二剤配列へと改良
されてきている。
よび３の配置は単列配置から千鳥状の二剤配列へと改良
されてきている。
また、第３図（ｂ）に示すように、従来の半導体装置は
千鳥配列である第一および第二のバンプ２および３に第
一および第二のリード５および６が接続される。しかる
に、第一のバンプ２と第二のバンプ３の高さは同じであ
るので、第一のバンプ２に接続された第一のり−ド５と
、第二のバンプ３に接続された第二のリード６とは、基
板ｌからの距離が等しくなっている。
千鳥配列である第一および第二のバンプ２および３に第
一および第二のリード５および６が接続される。しかる
に、第一のバンプ２と第二のバンプ３の高さは同じであ
るので、第一のバンプ２に接続された第一のり−ド５と
、第二のバンプ３に接続された第二のリード６とは、基
板ｌからの距離が等しくなっている。
上述した従来の半導体装置は、活性領域内の素子および
配線が高密度化するに伴ない、外部へ信号を弓き出すた
めのバンプの数が増加し、パンツ間の間隔が狭くなる。
配線が高密度化するに伴ない、外部へ信号を弓き出すた
めのバンプの数が増加し、パンツ間の間隔が狭くなる。
この間隔が狭いバンプにリードを接続する場合、第一の
リードとそれに隣り合う第二のリードとの間隔が狭くな
るので、リード間の短絡が起こるという欠点がある。ま
た、リード間の短絡が起こらないようにするためには、
第一のバンブ相互および第二のバンプ相互の間隔をある
程度大きくとらなければならず、バンプを高密度に配置
できないという欠点がある。
リードとそれに隣り合う第二のリードとの間隔が狭くな
るので、リード間の短絡が起こるという欠点がある。ま
た、リード間の短絡が起こらないようにするためには、
第一のバンブ相互および第二のバンプ相互の間隔をある
程度大きくとらなければならず、バンプを高密度に配置
できないという欠点がある。
不発ｊＪｌの目的は、かかるリード間の短絡を防止する
とともに、バンプの高密度化を実現する半導体装置を提
０（することにある。
とともに、バンプの高密度化を実現する半導体装置を提
０（することにある。
本発明の半導体装置は、基板の周辺部に形成された外部
接続のための第一のバンプと、前記第一のバンプの内側
に且つ前記第一のバンプよりも高さを高く形成された外
部接続のための第二のバンプと、前記第一および第二の
バンプに接続された第一および第二のリードとを有して
構成される。
接続のための第一のバンプと、前記第一のバンプの内側
に且つ前記第一のバンプよりも高さを高く形成された外
部接続のための第二のバンプと、前記第一および第二の
バンプに接続された第一および第二のリードとを有して
構成される。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図（ａ）、 （ｂ）はそれぞれ本発明の第一の実施
例を説明するための半導体装置の平面図およびリード接
続後の側面図である。
例を説明するための半導体装置の平面図およびリード接
続後の側面図である。
第１図（ａ）、 （ｂ）に示すように、本実施例は基板
ｌの内部に素子および配線を右する活性領域４があり、
裁板ｌ上の周辺部に外部接続用バンブ２および３が配置
されている。これら外部接続用バンプ２および３は千鳥
状配列になっており、外側の第一のバンプ２は内側の第
二のバンプ３よりも高さが低く形成されている。これら
第一のバンプ２と第二のバンプ３には、それぞれ第一の
リード５接続するリードの厚さよりも大きくしである。
ｌの内部に素子および配線を右する活性領域４があり、
裁板ｌ上の周辺部に外部接続用バンブ２および３が配置
されている。これら外部接続用バンプ２および３は千鳥
状配列になっており、外側の第一のバンプ２は内側の第
二のバンプ３よりも高さが低く形成されている。これら
第一のバンプ２と第二のバンプ３には、それぞれ第一の
リード５接続するリードの厚さよりも大きくしである。
これにより、高密度且つ間隔が狭いバンプにリードを接
続する場合、隣接リード間の間隔を高さ方向も加えて一
定値以上にとることができ、接近することを防ぐことが
できる。
続する場合、隣接リード間の間隔を高さ方向も加えて一
定値以上にとることができ、接近することを防ぐことが
できる。
従って、本実施例では、従来よりも高密度にバンプを配
置することができ、しかも高さを異ならせているので、
隣接リード間の接触による短絡不良をも無くすことがで
きる。
置することができ、しかも高さを異ならせているので、
隣接リード間の接触による短絡不良をも無くすことがで
きる。
第２図（ａ）’、 （ｂ）はそれぞれ本発明の第二の実
施例を説明するための半導体装置の平面図およびリード
接続後の側面図である。
施例を説明するための半導体装置の平面図およびリード
接続後の側面図である。
第２図（ａ）、 （ｂ）に示すように、本実施例は外部
接続用バンプ２および３を内側と外側の二剤に並列に配
置されている。前述した第一の実施例と同様、それぞれ
のバンプ２および３に第一のリード５と第二のり一ド６
とを接続する。また、外側の第一のバンプ２よりも内側
の第二のバンプ３の方が高く、高低差は接続するリード
の厚さよりも大きい。すなわち、第一のり−ド５と第二
のり−ド６とは、第２図（ａ）の平面図から見てもわか
るように、重なり合う構造になっている。従って、この
場合はこれらのり−ド５および６の間に絶縁体７をはさ
み、リード間接触が起こらないようにしている。
接続用バンプ２および３を内側と外側の二剤に並列に配
置されている。前述した第一の実施例と同様、それぞれ
のバンプ２および３に第一のリード５と第二のり一ド６
とを接続する。また、外側の第一のバンプ２よりも内側
の第二のバンプ３の方が高く、高低差は接続するリード
の厚さよりも大きい。すなわち、第一のり−ド５と第二
のり−ド６とは、第２図（ａ）の平面図から見てもわか
るように、重なり合う構造になっている。従って、この
場合はこれらのり−ド５および６の間に絶縁体７をはさ
み、リード間接触が起こらないようにしている。
本実施例では、バンプを並列配置にできるため、より高
密度にバンプを配置できるという利点がある。
密度にバンプを配置できるという利点がある。
以上説明したように、本発明の半導体装置は、外部接続
用バンプに２種以上の具なる高さのバンプを用いること
により、同一列のバンブ間隔を小さくすることができる
ので、バンプを高密度化できるとともに、隣接リード間
の接触による短絡不良を減らすことができるという効果
がある。
用バンプに２種以上の具なる高さのバンプを用いること
により、同一列のバンブ間隔を小さくすることができる
ので、バンプを高密度化できるとともに、隣接リード間
の接触による短絡不良を減らすことができるという効果
がある。
【図面の簡単な説明】
第１図（ａ）、 （ｂ）はそれぞれ本発明の第一の実施
例を説明するための半導体装置の平面図およびリード接
続後の側面図、第２図（ａ）、 （ｂ）はそれぞれ本発
明の第二の実施例を説明するための半導体装置の平面図
およびリード接続後の側面図、第３図（ａ）、 （ｂ）
はそれぞれ従来の一例を説明するための半導体装１δの
平面図およびリード接続後の側面図である。 ｌ・・・・・・基板、２・・・・・・第一のバンプ、３
・・・・・・第１のバンプ、４・・・・・・活址領域、
５・・・・・・第一のリード、６・・・・・・第二のリ
ード、７・・・・・・絶縁体。
例を説明するための半導体装置の平面図およびリード接
続後の側面図、第２図（ａ）、 （ｂ）はそれぞれ本発
明の第二の実施例を説明するための半導体装置の平面図
およびリード接続後の側面図、第３図（ａ）、 （ｂ）
はそれぞれ従来の一例を説明するための半導体装１δの
平面図およびリード接続後の側面図である。 ｌ・・・・・・基板、２・・・・・・第一のバンプ、３
・・・・・・第１のバンプ、４・・・・・・活址領域、
５・・・・・・第一のリード、６・・・・・・第二のリ
ード、７・・・・・・絶縁体。
Claims (1)
- 基板の周辺部に形成された外部接続のための第一のバ
ンプと、前記第一のバンプの内側に且つ前記第一のバン
プよりも高さを高く形成された外部接続のための第二の
バンプと、前記第一および第二のバンプに接続された第
一および第二のリードとを有することを特徴とする半導
体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32509589A JPH03185730A (ja) | 1989-12-14 | 1989-12-14 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP32509589A JPH03185730A (ja) | 1989-12-14 | 1989-12-14 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03185730A true JPH03185730A (ja) | 1991-08-13 |
Family
ID=18173082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP32509589A Pending JPH03185730A (ja) | 1989-12-14 | 1989-12-14 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03185730A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
| US7321169B2 (en) * | 2004-09-29 | 2008-01-22 | Seiko Epson Corporation | Semiconductor device, mounting structure, electro-optical device, method of manufacturing electro-optical device, and electronic apparatus |
-
1989
- 1989-12-14 JP JP32509589A patent/JPH03185730A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5818114A (en) * | 1995-05-26 | 1998-10-06 | Hewlett-Packard Company | Radially staggered bond pad arrangements for integrated circuit pad circuitry |
| US7321169B2 (en) * | 2004-09-29 | 2008-01-22 | Seiko Epson Corporation | Semiconductor device, mounting structure, electro-optical device, method of manufacturing electro-optical device, and electronic apparatus |
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