JPH03185873A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH03185873A JPH03185873A JP1326319A JP32631989A JPH03185873A JP H03185873 A JPH03185873 A JP H03185873A JP 1326319 A JP1326319 A JP 1326319A JP 32631989 A JP32631989 A JP 32631989A JP H03185873 A JPH03185873 A JP H03185873A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/63—Vertical IGFETs
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は 半導体装置及びその製造方法に関するもので
あり、更に詳述すればより高集積化を図ることのできる
新規なＭＯＳ型トランジスタ構造及びその製造方法を提
供するものであも従来の技術 第５図は従来例の１つであるＣＭＯＳ型インバタの構造
を示す断面図であも ２は各素子を分離するための絶縁
領域 ３はＰ型シリコン基板ｌ内に形成されたＮウェル
領域 １１はゲート絶縁１威 １２は多結晶シリコン膜
からなるゲート電板１６は層間絶縁ＪＥｉＬ １７〜
２０は各ゲート、ソース、 ドレインの電極であり、
１８は２個のＭＯＳトランジスタを接続する金属配線で
もあも以上のように構成された従来のＣＭＯＳ型Ｏ３バ
ータにおいて？；ｔ、、ＭＯ５型トランジスタのチャネ
ル、ソース ドレインはシリコン基板１表面に直線上に
形成され さらに各ＭＯＳ型トランジスタの周りには各
々を絶縁分離するためｊ；ＬＯＧＯ３技術あるいはトレ
ンチ技術によって素子分離領域２が設けられていも 又
ＭＯ５型トランジスタ上を層間絶縁膜１６で覆へ こ
の層間絶縁膜１６上の金属配線とＭＯ８型トランジスタ
とのコンタクトをとることによって各素子は接続されて
いる。
あり、更に詳述すればより高集積化を図ることのできる
新規なＭＯＳ型トランジスタ構造及びその製造方法を提
供するものであも従来の技術 第５図は従来例の１つであるＣＭＯＳ型インバタの構造
を示す断面図であも ２は各素子を分離するための絶縁
領域 ３はＰ型シリコン基板ｌ内に形成されたＮウェル
領域 １１はゲート絶縁１威 １２は多結晶シリコン膜
からなるゲート電板１６は層間絶縁ＪＥｉＬ １７〜
２０は各ゲート、ソース、 ドレインの電極であり、
１８は２個のＭＯＳトランジスタを接続する金属配線で
もあも以上のように構成された従来のＣＭＯＳ型Ｏ３バ
ータにおいて？；ｔ、、ＭＯ５型トランジスタのチャネ
ル、ソース ドレインはシリコン基板１表面に直線上に
形成され さらに各ＭＯＳ型トランジスタの周りには各
々を絶縁分離するためｊ；ＬＯＧＯ３技術あるいはトレ
ンチ技術によって素子分離領域２が設けられていも 又
ＭＯ５型トランジスタ上を層間絶縁膜１６で覆へ こ
の層間絶縁膜１６上の金属配線とＭＯ８型トランジスタ
とのコンタクトをとることによって各素子は接続されて
いる。
発明が解決しようとする課題
しかしながら前記のような構成でｊ＆ＭＯ５型半導体装
置の集積化を図る際に（友 チャネル長素子分離領域を
縮小しなければならない戟 チャネル長を縮小するとシ
ョートチャネル効果が起こり、素子分離領域を狭くする
と絶縁破壊を起こす等の問題を引き起こす。さらｔ、：
＝ＭＯＳＭＯＳトランジスタトや素子分離領域のために
基板表面上 層間絶縁膜上には段差が生し この段差上
に金属配線を形成しなければなら哄 このことが配線の
断線 ショートの原因となっていも本発明はかかる点に
鑑次 ゲート瓜 あるいは素子分離領域を縮小すること
なく、半導体装置の微小化を図り、金属配線を削減した
新規な構造を有する半導体装置及びその製造方法を提供
することを目的とすも 課題を解決するための手段 本発明１友 上記目的を達成するたべ 基板表面に溝を
堀り、その溝の両側面に表面に対して垂直な方向にチャ
ネルを持つＭＯＳ型トランジスタを形威し ドレイン、
ソースを共用すム あるいはゲート電極とドレイン、ソ
ースを直接接合させることによって各素子を接続するも
のであも作用 本発明は前記した構成により、ＭＯ８型トランジスタの
チャネルを基板表面に垂直にとり、ソース、 ドレイン
を共有することにより、面積を縮小し ゲート電極とソ
ース ドレインを直接接続することによって金属配線を
削減すも 実施例 （実施例１） 第１図は本発明の第１の実施例におけるＮチャネルのＥ
／Ｅ型インバータの製造方法を示す工程断面図であａ 第１図（ａ）で１よ Ｐ型の（１００）面を有するシリ
コン基板ｌの所望の位置に 周知の選択酸化法により素
子間分離用のフィールド酸化膜２を形威すもその後フォ
トレジストパターンをマスクとしてドライエツチングに
よってシリコン基板１をエツチングして溝４を形威すも
この昧 溝４個面は（０１０）、 （００１）面にな
るようにすも第１図（ｂ）でζ友 溝４の両側面（（０
１０）面〉にしきい値電圧制御のたべ 注入エネルギー
３０ＫｅＶ。
置の集積化を図る際に（友 チャネル長素子分離領域を
縮小しなければならない戟 チャネル長を縮小するとシ
ョートチャネル効果が起こり、素子分離領域を狭くする
と絶縁破壊を起こす等の問題を引き起こす。さらｔ、：
＝ＭＯＳＭＯＳトランジスタトや素子分離領域のために
基板表面上 層間絶縁膜上には段差が生し この段差上
に金属配線を形成しなければなら哄 このことが配線の
断線 ショートの原因となっていも本発明はかかる点に
鑑次 ゲート瓜 あるいは素子分離領域を縮小すること
なく、半導体装置の微小化を図り、金属配線を削減した
新規な構造を有する半導体装置及びその製造方法を提供
することを目的とすも 課題を解決するための手段 本発明１友 上記目的を達成するたべ 基板表面に溝を
堀り、その溝の両側面に表面に対して垂直な方向にチャ
ネルを持つＭＯＳ型トランジスタを形威し ドレイン、
ソースを共用すム あるいはゲート電極とドレイン、ソ
ースを直接接合させることによって各素子を接続するも
のであも作用 本発明は前記した構成により、ＭＯ８型トランジスタの
チャネルを基板表面に垂直にとり、ソース、 ドレイン
を共有することにより、面積を縮小し ゲート電極とソ
ース ドレインを直接接続することによって金属配線を
削減すも 実施例 （実施例１） 第１図は本発明の第１の実施例におけるＮチャネルのＥ
／Ｅ型インバータの製造方法を示す工程断面図であａ 第１図（ａ）で１よ Ｐ型の（１００）面を有するシリ
コン基板ｌの所望の位置に 周知の選択酸化法により素
子間分離用のフィールド酸化膜２を形威すもその後フォ
トレジストパターンをマスクとしてドライエツチングに
よってシリコン基板１をエツチングして溝４を形威すも
この昧 溝４個面は（０１０）、 （００１）面にな
るようにすも第１図（ｂ）でζ友 溝４の両側面（（０
１０）面〉にしきい値電圧制御のたべ 注入エネルギー
３０ＫｅＶ。
ドーズ量３ ｘ １０”ｃｍ−”の条件でボロンイオン
を注入してエンハンスメント型のトランジスタを形威す
も このとき、注入前に溝４の側面を酸化させ、注入後
にこの酸化膜を除去しても良（１又イオン注入はできる
限り溝４の側面に垂直にすることが望ましく、両側面と
も均等に注入されるように２回転注入を行う。この後イ
オン注入法又は熱拡散法により燐又はひ素を導入してド
レイン・ソース拡散層ｌＯ、ソース拡散層６及びドレイ
ン拡散層８を形威すも 第１図（ｃ）で１上 シリコン基板ｌの表面及び溝４の
鷹派 側面にドライ酸化又はウェット酸化を用いて酸化
膜１１を形威すも 次に一方のドレイン拡散層８上の酸
化膜をフォトレジストパターンをマスクとしてエツチン
グによって取り除く。
を注入してエンハンスメント型のトランジスタを形威す
も このとき、注入前に溝４の側面を酸化させ、注入後
にこの酸化膜を除去しても良（１又イオン注入はできる
限り溝４の側面に垂直にすることが望ましく、両側面と
も均等に注入されるように２回転注入を行う。この後イ
オン注入法又は熱拡散法により燐又はひ素を導入してド
レイン・ソース拡散層ｌＯ、ソース拡散層６及びドレイ
ン拡散層８を形威すも 第１図（ｃ）で１上 シリコン基板ｌの表面及び溝４の
鷹派 側面にドライ酸化又はウェット酸化を用いて酸化
膜１１を形威すも 次に一方のドレイン拡散層８上の酸
化膜をフォトレジストパターンをマスクとしてエツチン
グによって取り除く。
第１図（ｄ）で＆よ 次に周知の気相成長法による多結
晶シリコン膜の堆積とエッチバック法を用いて溝４の一
部を埋めも この後フォトレジストパターンをマスクと
して、溝４の上部以外の多結晶シリコンをドライエッチ
によって除く。次にフォトレジストパターンをマスクと
し ドライエッチ（ＲＩＥ）によってソース・ドレイン
拡散層ｌＯに達するまで多結晶シリコンをエツチングし
両側面の多結晶シリコンを分離り、２つのゲート電極１
２を形威すも このとき指向性がよく微細加工に優れた
イオンビーム・エツチングを用いても良Ｌ１第１図（ｅ
）では ゲート電極１２の表面及び溝４の底面をドライ
酸化又はウェット酸化を用いて酸化し 底面の酸化膜１
１をフォトレジストパターンをマスクとしてエッチすａ
次に この工程によってできたコンタクト開孔部をス
パッタを用いてアルミニウム１４で埋めも この時性の
金属を用いることも可能であん この後装置表面に気相
成長法を用いて酸化膜１６を堆積せしめて、写真蝕刻法
により所望の位置にコンタクト孔を開εす、電極１７、
１８、１９、２０を設けて完了すん以上のように構成さ
れた本実施例のＥ／Ｅ型ＭＯＳインバータでζよ ドレ
イン・ソース拡散層１０により２個のＭＯ８型トランジ
スタのソースとドレインを共有し 一方のゲート電極と
ドレイン８を直接接合させることによって金属配線を削
減することができも （実施例２） 第２図は本発明の第２の実施例におけるＮチャネルのＥ
／Ｄ型インバータの製造方法を示す工程断面図であも 第２図（ａ）で！友 Ｐ型の（１００）面を有するシリ
コン基板ｌの所望の位置に 周知の選択酸化法により素
子間分離用のフィールド酸化膜２を形成すもその後フォ
トレジストパターンをマスクとしてドライエツチングに
よってシリコン基板をエツチングして溝４を形成すも
この隊 溝４個面は（０１０）、（００１）面になるよ
うにすも 第２図（ｂ）でＣヨ フォトレジストパターン５を用
１．％ 溝４の一方の側面（（０１０）面）にしきい
値電圧制御のたべ 注入エネルギー３０ ＫｅＶ、
ドーズ量３ｘ １０”ｃｍ−’の条件でボロンイオンを
注入してエンハンスメント型のトランジスタを形威すも
このとき、注入前に溝４の側面を酸化させ、注入後にこ
の酸化膜を除去しても良（１又 イオン注入はできる限
り溝４の側面に垂直にすることが望ましＬ〜 次ｉＱ
イオン注入法又は熱拡散法により燐又はひ素を導入し
てドレイン・ソース拡散層９及びソース拡散層６を形成
すも 他方の側面も同様にして注入エネルギー３０ Ｋ
ｅｙ、 ドーズ量１ｘｌＯ”ｃｍ−’の条件でボロン
イオン注入によるしきい値電圧制御（デプレッション型
）、 ドレイン・ソース拡散層１０及びドレイン拡散層
８の形成を行う。
晶シリコン膜の堆積とエッチバック法を用いて溝４の一
部を埋めも この後フォトレジストパターンをマスクと
して、溝４の上部以外の多結晶シリコンをドライエッチ
によって除く。次にフォトレジストパターンをマスクと
し ドライエッチ（ＲＩＥ）によってソース・ドレイン
拡散層ｌＯに達するまで多結晶シリコンをエツチングし
両側面の多結晶シリコンを分離り、２つのゲート電極１
２を形威すも このとき指向性がよく微細加工に優れた
イオンビーム・エツチングを用いても良Ｌ１第１図（ｅ
）では ゲート電極１２の表面及び溝４の底面をドライ
酸化又はウェット酸化を用いて酸化し 底面の酸化膜１
１をフォトレジストパターンをマスクとしてエッチすａ
次に この工程によってできたコンタクト開孔部をス
パッタを用いてアルミニウム１４で埋めも この時性の
金属を用いることも可能であん この後装置表面に気相
成長法を用いて酸化膜１６を堆積せしめて、写真蝕刻法
により所望の位置にコンタクト孔を開εす、電極１７、
１８、１９、２０を設けて完了すん以上のように構成さ
れた本実施例のＥ／Ｅ型ＭＯＳインバータでζよ ドレ
イン・ソース拡散層１０により２個のＭＯ８型トランジ
スタのソースとドレインを共有し 一方のゲート電極と
ドレイン８を直接接合させることによって金属配線を削
減することができも （実施例２） 第２図は本発明の第２の実施例におけるＮチャネルのＥ
／Ｄ型インバータの製造方法を示す工程断面図であも 第２図（ａ）で！友 Ｐ型の（１００）面を有するシリ
コン基板ｌの所望の位置に 周知の選択酸化法により素
子間分離用のフィールド酸化膜２を形成すもその後フォ
トレジストパターンをマスクとしてドライエツチングに
よってシリコン基板をエツチングして溝４を形成すも
この隊 溝４個面は（０１０）、（００１）面になるよ
うにすも 第２図（ｂ）でＣヨ フォトレジストパターン５を用
１．％ 溝４の一方の側面（（０１０）面）にしきい
値電圧制御のたべ 注入エネルギー３０ ＫｅＶ、
ドーズ量３ｘ １０”ｃｍ−’の条件でボロンイオンを
注入してエンハンスメント型のトランジスタを形威すも
このとき、注入前に溝４の側面を酸化させ、注入後にこ
の酸化膜を除去しても良（１又 イオン注入はできる限
り溝４の側面に垂直にすることが望ましＬ〜 次ｉＱ
イオン注入法又は熱拡散法により燐又はひ素を導入し
てドレイン・ソース拡散層９及びソース拡散層６を形成
すも 他方の側面も同様にして注入エネルギー３０ Ｋ
ｅｙ、 ドーズ量１ｘｌＯ”ｃｍ−’の条件でボロン
イオン注入によるしきい値電圧制御（デプレッション型
）、 ドレイン・ソース拡散層１０及びドレイン拡散層
８の形成を行う。
第２図（Ｃ）で（よ 半導体基板１の表面及び溝４の底
置 側面をドライ酸化又はウェット酸化を用いて酸化す
も 次に溝４の底面の酸化膜１１の半分をフォトレジス
トパターンをマスクとしてエツチングすも この胤 指
向性の優れたドライエツチング法又はイオンビームエツ
チングを用いも第２図（ｄ）でＧＥＬ 周知の気相成
長法による多結晶シリコンの堆積とエッチバック法を用
いて溝４の一部を埋めも この後フォトレジストパター
ンをマスクとして、溝４の上部以外の多結晶シリコンを
ドライエッチによって除く。次に フォトレジストパタ
ーンをマスクとし ドライエッチによってソース・ドレ
イン拡散層９．１０に達するまで多結晶シリコンをエツ
チングし両側面の多結晶シリコンを分離り、、２つのゲ
ート電極１２を形威すもこのとき指向性がよく微細加工
に優れたイオンビム・エツチングを用いても食残 第２図（ｅ）では 前工程によってできたコンタクト孔
１３を周知の気相成長法を用いて酸化膜１５で埋め、
さらに半導体装置表面を酸化膜１６で覆う。次に所望の
位置にコンタクト孔を開法 電極１７、１８、１．９、
２０を設けて完了すん以上のように構成された本実施例
のＥ／Ｄ型ＭＯＳインバータで（上 ドレイン・ソース
拡散層９．１０により２個のＭＯ８型トランジスタのソ
ースとドレインを共有し デプレッション型トランジス
タのゲート電極Ｉ８を溝４の底面のソース１０に直接接
合させることによって、金属配線を削減することができ
も （実施例３） 第３図は本発明の第３の実施例におけるＣＭＯＳ型Ｏ３
バータの製造方法を示す工程断面図である。
置 側面をドライ酸化又はウェット酸化を用いて酸化す
も 次に溝４の底面の酸化膜１１の半分をフォトレジス
トパターンをマスクとしてエツチングすも この胤 指
向性の優れたドライエツチング法又はイオンビームエツ
チングを用いも第２図（ｄ）でＧＥＬ 周知の気相成
長法による多結晶シリコンの堆積とエッチバック法を用
いて溝４の一部を埋めも この後フォトレジストパター
ンをマスクとして、溝４の上部以外の多結晶シリコンを
ドライエッチによって除く。次に フォトレジストパタ
ーンをマスクとし ドライエッチによってソース・ドレ
イン拡散層９．１０に達するまで多結晶シリコンをエツ
チングし両側面の多結晶シリコンを分離り、、２つのゲ
ート電極１２を形威すもこのとき指向性がよく微細加工
に優れたイオンビム・エツチングを用いても食残 第２図（ｅ）では 前工程によってできたコンタクト孔
１３を周知の気相成長法を用いて酸化膜１５で埋め、
さらに半導体装置表面を酸化膜１６で覆う。次に所望の
位置にコンタクト孔を開法 電極１７、１８、１．９、
２０を設けて完了すん以上のように構成された本実施例
のＥ／Ｄ型ＭＯＳインバータで（上 ドレイン・ソース
拡散層９．１０により２個のＭＯ８型トランジスタのソ
ースとドレインを共有し デプレッション型トランジス
タのゲート電極Ｉ８を溝４の底面のソース１０に直接接
合させることによって、金属配線を削減することができ
も （実施例３） 第３図は本発明の第３の実施例におけるＣＭＯＳ型Ｏ３
バータの製造方法を示す工程断面図である。
第３図（ａ）でＣよＰ型の（１００）面を有するシリコ
ン基板ｌにフォトレジストパターンをマスクとして燐イ
オンを注入し 熱処理を行うことによって燐イオンを拡
散させＮウェル拡散領域３を形成する。その後シリコン
基板ｌの所望の位置に 周知の選択酸化法により素子間
分離用のフィールド酸化膜２を形威すも 次に フォト
レジストパターンをマスクとしてドライエツチングによ
ってシリコン基板をエツチングして溝４を形成すも こ
の時、溝４個面は（０１０）、 （００１’）面になる
ようにすも第３図（ｂ）で（上 フォトレジストパター
ン５をマスクとして溝４のＮ型トランジスタ側の側面に
（（０１０）面）にしきい値電圧制御のた取 注入エネ
ルギー３０ Ｋｅｙ、 ドーズ量３ ｘ １０”ｃｍ
−”の条件でボロンイオンを注入すも このとき、注入
前に溝４の側面を酸化させ、注入後にこの酸化膜を除去
しても良（１又 イオン注入はできる限り溝の側面に垂
直にすることが望まし八 次に半休基板ｌの表面及び溝
４の底置 及び基板表面にヒ素イオンを注入しソース拡
散領域６とドレイン拡散領域９を形成すも 溝４のＰ型
の側面も同様にしきい値電圧制御を行（＼ ボロンイオ
ンを注入することによってソース拡散領域２６とドレイ
ン拡散領域１０を形成すも 第３図（Ｃ）でζ上 半導体基板ｌの表面及び溝４の底
置 側面にドライ酸化又はウェット酸化を用いて酸化Ｍ
１１を形、威すも 次に周知の気相成長法による多結晶
シリコンの堆積とエッチバック法を用いて溝４の一部を
埋めも この後フォトレジストパターンをマスクとして
、溝４の上部又はコンタクト溝の上部以外の多結晶シリ
コンをドライエッチによって除く。
ン基板ｌにフォトレジストパターンをマスクとして燐イ
オンを注入し 熱処理を行うことによって燐イオンを拡
散させＮウェル拡散領域３を形成する。その後シリコン
基板ｌの所望の位置に 周知の選択酸化法により素子間
分離用のフィールド酸化膜２を形威すも 次に フォト
レジストパターンをマスクとしてドライエツチングによ
ってシリコン基板をエツチングして溝４を形成すも こ
の時、溝４個面は（０１０）、 （００１’）面になる
ようにすも第３図（ｂ）で（上 フォトレジストパター
ン５をマスクとして溝４のＮ型トランジスタ側の側面に
（（０１０）面）にしきい値電圧制御のた取 注入エネ
ルギー３０ Ｋｅｙ、 ドーズ量３ ｘ １０”ｃｍ
−”の条件でボロンイオンを注入すも このとき、注入
前に溝４の側面を酸化させ、注入後にこの酸化膜を除去
しても良（１又 イオン注入はできる限り溝の側面に垂
直にすることが望まし八 次に半休基板ｌの表面及び溝
４の底置 及び基板表面にヒ素イオンを注入しソース拡
散領域６とドレイン拡散領域９を形成すも 溝４のＰ型
の側面も同様にしきい値電圧制御を行（＼ ボロンイオ
ンを注入することによってソース拡散領域２６とドレイ
ン拡散領域１０を形成すも 第３図（Ｃ）でζ上 半導体基板ｌの表面及び溝４の底
置 側面にドライ酸化又はウェット酸化を用いて酸化Ｍ
１１を形、威すも 次に周知の気相成長法による多結晶
シリコンの堆積とエッチバック法を用いて溝４の一部を
埋めも この後フォトレジストパターンをマスクとして
、溝４の上部又はコンタクト溝の上部以外の多結晶シリ
コンをドライエッチによって除く。
第３図（ｄ）で（よ フォトレジストパターンをマスク
とし ドライエッチによってドレイン拡散層９．１０に
達するまで多結晶シリコンをエツチングし共通のゲート
電極１２を形成すも このとき指向性がよく微細加工に
優れたイオンビーム・エツチングを用いても良１．％
この後多結晶シリコンの表面および、コンタクト孔の
底面をドライ酸化又はウェット酸化を用いて酸化し 底
面の酸化膜１１をフォトレジストパターンをマスクとし
てエッチする。
とし ドライエッチによってドレイン拡散層９．１０に
達するまで多結晶シリコンをエツチングし共通のゲート
電極１２を形成すも このとき指向性がよく微細加工に
優れたイオンビーム・エツチングを用いても良１．％
この後多結晶シリコンの表面および、コンタクト孔の
底面をドライ酸化又はウェット酸化を用いて酸化し 底
面の酸化膜１１をフォトレジストパターンをマスクとし
てエッチする。
第３図（ｅ）で４よ（Ｄ）工程によってできたコンタク
ト孔１３をスパッター法を用いてアルミニウム１４で埋
めも この時、他の金属を用いることも可能であん こ
の後装置表面に気相成長法を用いて酸化膜１６を堆積せ
しめて、写真蝕刻法により所望の位置にコンタクト孔を
開（す、電極１７、１８、１９．２０を設けて完了すん 以上のように構成された本実施例のＣＭＯＳ型インバー
タで１友 ドレイン拡散層９．１０により２個のＭＯ５
型トランジスタのドレインを共有することによって金属
配線を削減することができも（実施例４） 第４図は本発明の第４の実施例におけるＣＭＯＳ型イン
バータの製造方法を示す工程断面図である。第３図（ａ
）〜（Ｃ）工程の徴 第４図（ａ）で（よ フォトレジ
ストパターンをマスクとし ドライエッチによってソー
ス拡散層９．１０を突き抜けるまで多結晶シリコンをエ
ツチングし両側面の多結晶シリコン及びソース拡散層９
．ｌＯを分離り、、２つのゲート電極１２を形威すも
このとき指向性がよく微細加工に優れたイオンビーム・
エツチングを用いても良し１ この後多結晶シリコンの
表面をドライ酸化又はウェット酸化を用いて酸化し 底
面の酸化膜１１をフォトレジストパターンをマスクとし
てエッチすも 第４図（ｂ）で（よ 同図（ａ）工程によってできたコ
ンタクト開孔部１３を周知の気相成長法を用いて酸化膜
１５で埋めも この後装置表面に気相成長法を用いて酸
化膜１６を堆積せしめて、写真蝕刻法により所望の位置
にコンタクト孔を開１す、電極１７、１８．２０を投法
電極１８．２０を接続させて完了すん 以上のように構成された本実施例のＣＭＯＳ型インバー
タでは 溝４の底面に設けたＮチャネルＭＯＳトランジ
スタのソース領域９とＰチャネルトランジスタのソース
領域１０をそれぞれの基板と同電位にすム つまりシリ
コン基板１内ではＯＶ、 Ｎウェル３内では５ｖにす
ることによって電圧を印加するた吹 この部分の電極を
形成する必要がなし１ 又 ＰチャネルＭＯＳトランジ
スタのソース領域１０とＰ型基板ｌの距離が短くなり、
ラッチアップ特性に優れていも 発明の効果 以上のように本発明（よ 基板表面に溝を形威しその両
側面に 垂直にチャネルを持つＭＯＳトランジスタを形
成することによって表面積を縮小することができも 又
一方のＭＯ５型トランジスタのドレインともう一方の
ＭＯ８型トランジスタのソースを共用し さらにＭＯ８
型トランジスタのゲート電極とドレインを直接接合させ
ることによって金属配線を削減することができ、その実
用効果は太き〜１
ト孔１３をスパッター法を用いてアルミニウム１４で埋
めも この時、他の金属を用いることも可能であん こ
の後装置表面に気相成長法を用いて酸化膜１６を堆積せ
しめて、写真蝕刻法により所望の位置にコンタクト孔を
開（す、電極１７、１８、１９．２０を設けて完了すん 以上のように構成された本実施例のＣＭＯＳ型インバー
タで１友 ドレイン拡散層９．１０により２個のＭＯ５
型トランジスタのドレインを共有することによって金属
配線を削減することができも（実施例４） 第４図は本発明の第４の実施例におけるＣＭＯＳ型イン
バータの製造方法を示す工程断面図である。第３図（ａ
）〜（Ｃ）工程の徴 第４図（ａ）で（よ フォトレジ
ストパターンをマスクとし ドライエッチによってソー
ス拡散層９．１０を突き抜けるまで多結晶シリコンをエ
ツチングし両側面の多結晶シリコン及びソース拡散層９
．ｌＯを分離り、、２つのゲート電極１２を形威すも
このとき指向性がよく微細加工に優れたイオンビーム・
エツチングを用いても良し１ この後多結晶シリコンの
表面をドライ酸化又はウェット酸化を用いて酸化し 底
面の酸化膜１１をフォトレジストパターンをマスクとし
てエッチすも 第４図（ｂ）で（よ 同図（ａ）工程によってできたコ
ンタクト開孔部１３を周知の気相成長法を用いて酸化膜
１５で埋めも この後装置表面に気相成長法を用いて酸
化膜１６を堆積せしめて、写真蝕刻法により所望の位置
にコンタクト孔を開１す、電極１７、１８．２０を投法
電極１８．２０を接続させて完了すん 以上のように構成された本実施例のＣＭＯＳ型インバー
タでは 溝４の底面に設けたＮチャネルＭＯＳトランジ
スタのソース領域９とＰチャネルトランジスタのソース
領域１０をそれぞれの基板と同電位にすム つまりシリ
コン基板１内ではＯＶ、 Ｎウェル３内では５ｖにす
ることによって電圧を印加するた吹 この部分の電極を
形成する必要がなし１ 又 ＰチャネルＭＯＳトランジ
スタのソース領域１０とＰ型基板ｌの距離が短くなり、
ラッチアップ特性に優れていも 発明の効果 以上のように本発明（よ 基板表面に溝を形威しその両
側面に 垂直にチャネルを持つＭＯＳトランジスタを形
成することによって表面積を縮小することができも 又
一方のＭＯ５型トランジスタのドレインともう一方の
ＭＯ８型トランジスタのソースを共用し さらにＭＯ８
型トランジスタのゲート電極とドレインを直接接合させ
ることによって金属配線を削減することができ、その実
用効果は太き〜１
第１図は本発明の第１の実施例であるＥ／Ｅ型インバー
タの製造工程は 第２図は本発明の第２の実施例である
Ｅ／Ｄ型インバータの製造工程は第３図は本発明の第３
の実施例であるＣＭＯＳ型インバータの製造工程は 第
４図は本発明の第４の実施例であるＣＭＯＳ型インバー
タの製造工程は 第５図は従来例の１つであるＣＭＯＳ
型インバータの構造断面図であも
タの製造工程は 第２図は本発明の第２の実施例である
Ｅ／Ｄ型インバータの製造工程は第３図は本発明の第３
の実施例であるＣＭＯＳ型インバータの製造工程は 第
４図は本発明の第４の実施例であるＣＭＯＳ型インバー
タの製造工程は 第５図は従来例の１つであるＣＭＯＳ
型インバータの構造断面図であも
Claims (8)
- （１）半導体基板に形成された溝の上部表面及び底面に
形成されたソース、ドレイン拡散領域と、前記溝の両側
面に形成されたゲート絶縁膜とを備え、前記溝の両側面
にＭＯＳ型トランジスタが形成されてなる半導体装置。 - （２）溝の両側面にエンハンスメント型ＭＯＳトランジ
スタが形成されてなることを特徴とする特許請求の範囲
第１項記載の半導体装置。 - （３）溝の一方の側面にエンハンスメント型ＭＯＳトラ
ンジスタが形成され、もう一方の側面にデプレッション
型ＭＯＳトランジスタが形成されてなることを特徴とす
る特許請求の範囲第１項記載の半導体装置。 - （４）溝の一方の側面にＮ型ＭＯＳトランジスタが形成
され、もう一方の側面にＰ型ＭＯＳトランジスタが形成
されてなることを特徴とする特許請求の範囲第１項記載
の半導体装置。 - （５）半導体基板に溝を形成する工程と、この溝の上部
表面及び底面にソース、ドレインを形成する工程と、前
記基板表面、前記溝の底面及び側面を酸化膜で覆い、前
記基板表面に形成されたドレイン上の酸化膜を除去する
工程と、その後前記溝の一部をゲート金属で埋め、前記
溝中央のゲート金属を溝底部のソース、ドレインに至る
までエッチングすることによって両側面のゲート金属を
分離する工程と、前記ゲート金属の表面を酸化膜で覆い
、形成されたコンタクト孔の底部の酸化膜をエッチング
によって除去する工程と、前記エッチング孔を金属で埋
めた後、半導体装置の表面を酸化膜で覆い、所望の位置
にコンタクト孔を形成する工程とを備え、Ｅ／Ｅ型イン
バータを形成することを特徴とする半導体装置の製造方
法。 - （６）半導体基板に溝を形成する工程と、この溝の上部
表面及び底面にソース、ドレインを形成する工程と、前
記基板表面、前記溝の底面及び側面を酸化膜で覆い、溝
の底面上の酸化膜のほぼ半分を除去する工程と、その後
、前記溝をゲート金属で埋め、前記溝中央のゲート金属
を溝底部のソース、ドレインに至るまでエッチングする
ことによって両側面のゲート金属を分離する工程と、エ
ッチングによって形成されたコンタクト孔を酸化膜で埋
めた後、半導体装置の表面を酸化膜で覆い、所望の位置
にコンタクト孔を形成する工程とを備え、Ｅ／Ｄ型イン
バータを形成することを特徴とする半導体装置の製造方
法。 - （７）一導電型半導体基板に他導電型拡散領域を形成す
る工程と、この他導電型拡散領域と一導電型半導体基板
の境界に溝を形成し、前記溝の上部表面にソース、底面
にドレインを形成する工程と、前記基板表面、前記溝の
底面及び側面を酸化膜で覆った後ゲート金属で埋め、前
記溝の中央のゲート金属を溝底部のソース、ドレインに
いたるまでエッチングする工程と、前記ゲート金属の表
面を酸化膜で覆い、エッチングによって形成されたコン
タクト孔の底部の酸化膜を除去する工程と、前記エッチ
ング孔を金属で埋めた後、半導体装置の表面を酸化膜で
覆い、所望の位置にコンタクト孔を形成する工程とを備
え、ＣＭＯＳ型インバータを形成することを特徴とする
半導体装置の製造方法。 - （８）一導電型半導体基板に他導電型拡散領域を形成す
る工程と、この他導電型拡散領域と一導電型半導体基板
の境界に溝を形成する工程と、この溝の上部表面にドレ
イン、底面にソースを形成する工程と、前記基板表面、
前記溝の底面及び側面を酸化膜で覆った後ゲート金属で
埋め、前記溝の中央のゲート金属を前記溝のソース、ド
レインの底部に至るまでエッチングすることによって両
側面のゲート金属及び穴の底部のソースを分離する工程
と、その後、エッチングによって形成されたコンタクト
孔を酸化膜で埋め、半導体装置の表面を酸化膜で覆い、
所望の位置にコンタクト孔を形成する工程とを備え、Ｃ
ＭＯＳ型インバータを形成することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326319A JP2867511B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326319A JP2867511B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03185873A true JPH03185873A (ja) | 1991-08-13 |
| JP2867511B2 JP2867511B2 (ja) | 1999-03-08 |
Family
ID=18186439
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1326319A Expired - Fee Related JP2867511B2 (ja) | 1989-12-15 | 1989-12-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2867511B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024194727A1 (ja) * | 2023-03-17 | 2024-09-26 | 株式会社半導体エネルギー研究所 | 表示装置、及び表示装置の作製方法 |
-
1989
- 1989-12-15 JP JP1326319A patent/JP2867511B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2024194727A1 (ja) * | 2023-03-17 | 2024-09-26 | 株式会社半導体エネルギー研究所 | 表示装置、及び表示装置の作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2867511B2 (ja) | 1999-03-08 |
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