JPH03186780A - 出力バッファ用テスト回路 - Google Patents
出力バッファ用テスト回路Info
- Publication number
- JPH03186780A JPH03186780A JP1326313A JP32631389A JPH03186780A JP H03186780 A JPH03186780 A JP H03186780A JP 1326313 A JP1326313 A JP 1326313A JP 32631389 A JP32631389 A JP 32631389A JP H03186780 A JPH03186780 A JP H03186780A
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- JP
- Japan
- Prior art keywords
- output buffer
- circuit
- test circuit
- control circuit
- signal
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明１１Ｍ０３ＬｓＩ等のデジタル装置の測定評価を
容易にする出力バッファ用テスト回路に関するものであ
る。
容易にする出力バッファ用テスト回路に関するものであ
る。
従来の技術
従来の出力バッファとその制御回路を第７図にこの回路
の真理値表を第８図に示す。第７図において、ＩＮは人
力信号、Ｃ＋ 、 Ｃｔは制御信−１ｊ ＯＵＴは出
力信号、 ｌはＰチャネルのエンハンスメント型ＭＯＳ
トランジスタ（以下ＭＯ３Ｔｒと記す）、２はＮチャネ
ルエンハンスメント型ＭＯ３Ｔｒであもまた、第８図は
第７図の回路の入力信号と出力信号の関係を示す真理値
表であも 以下に 第７図と第８図を参照して出力バッ
ファ用テスト回路の動作原理を説明すも 制御回路の動
作を論理式で表すと、Ｐ＝Ｃ＋−Ｃａ十Ｃ＋・Ｃ２・Ｉ
ＮであもＣ１−１１”、 Ｃ２−” Ｈ’ （７） ト
き、 Ｐｉ；ｉ’Ｌ’！、：ナリ、 ＯＵＴｇ；ｔ’Ｈ
″になる。
の真理値表を第８図に示す。第７図において、ＩＮは人
力信号、Ｃ＋ 、 Ｃｔは制御信−１ｊ ＯＵＴは出
力信号、 ｌはＰチャネルのエンハンスメント型ＭＯＳ
トランジスタ（以下ＭＯ３Ｔｒと記す）、２はＮチャネ
ルエンハンスメント型ＭＯ３Ｔｒであもまた、第８図は
第７図の回路の入力信号と出力信号の関係を示す真理値
表であも 以下に 第７図と第８図を参照して出力バッ
ファ用テスト回路の動作原理を説明すも 制御回路の動
作を論理式で表すと、Ｐ＝Ｃ＋−Ｃａ十Ｃ＋・Ｃ２・Ｉ
ＮであもＣ１−１１”、 Ｃ２−” Ｈ’ （７） ト
き、 Ｐｉ；ｉ’Ｌ’！、：ナリ、 ＯＵＴｇ；ｔ’Ｈ
″になる。
Ｃ＋＝″Ｉ（，Ｃ２＝”Ｌ”のとき、 Ｐは”■”にな
り、 ＯＵＴは”Ｌ″になん Ｃ＋＝“ビ、Ｃ２＝”Ｌ”のとき、 ＰはＩＮになり、
ＯＵＴはＩＮになも 即板 （Ｃ＋ 、 Ｃ２）−（
０，０）ならば通常動作 （Ｃ＋ 、 Ｃ２）−（１，
１）ならばＯＵＴ端子のＨ固定 （Ｃ＋ 、 Ｃａ ）
＝（１、０）ならばＯＵＴ端子のＬ固定となも２つの制
御信号の論理の組合せにより、出力バッファを通常動作
Ｈ固定、Ｌ固定の３状態に設定すも発明が解決しよう
とする課題 半導体集積回路において、第３図の制御回路を使用する
こと（上 測定評価を容易かつ効率的に行うことができ
る一Ｘ２つの制御信号を必要とし特に制御信号が外部信
号の場合使用可能な端子数を減少させるという不都合が
あった 本発明の目的とするところは、 最小の制御信
号で制御できる出力バッファ用テスト回路を提供するこ
とにあん課題を解決するための手段 本発明（１）の出力バッファ用テスト回路（主出力バッ
ファとその入力端子ＩＮの間に制御回路が介在し その
制御回路は １つの制御信号によって制御され その制
御信号（友 制御回路の中で直列に接続された２つ以上
のフリップフロップの入力に接続されるものであん 本
発明（２）の出力バッファ用テスト回路（上 出力バッ
ファとその人力信号ＩＮの間に制御回路が介在し その
制御回路は、 １っの制御信号によって制御され その
外部信号（九 制御回路の中でスイッチングレベルの異
なる２つ以上のインバータに接続されるものである。
り、 ＯＵＴは”Ｌ″になん Ｃ＋＝“ビ、Ｃ２＝”Ｌ”のとき、 ＰはＩＮになり、
ＯＵＴはＩＮになも 即板 （Ｃ＋ 、 Ｃ２）−（
０，０）ならば通常動作 （Ｃ＋ 、 Ｃ２）−（１，
１）ならばＯＵＴ端子のＨ固定 （Ｃ＋ 、 Ｃａ ）
＝（１、０）ならばＯＵＴ端子のＬ固定となも２つの制
御信号の論理の組合せにより、出力バッファを通常動作
Ｈ固定、Ｌ固定の３状態に設定すも発明が解決しよう
とする課題 半導体集積回路において、第３図の制御回路を使用する
こと（上 測定評価を容易かつ効率的に行うことができ
る一Ｘ２つの制御信号を必要とし特に制御信号が外部信
号の場合使用可能な端子数を減少させるという不都合が
あった 本発明の目的とするところは、 最小の制御信
号で制御できる出力バッファ用テスト回路を提供するこ
とにあん課題を解決するための手段 本発明（１）の出力バッファ用テスト回路（主出力バッ
ファとその入力端子ＩＮの間に制御回路が介在し その
制御回路は １つの制御信号によって制御され その制
御信号（友 制御回路の中で直列に接続された２つ以上
のフリップフロップの入力に接続されるものであん 本
発明（２）の出力バッファ用テスト回路（上 出力バッ
ファとその人力信号ＩＮの間に制御回路が介在し その
制御回路は、 １っの制御信号によって制御され その
外部信号（九 制御回路の中でスイッチングレベルの異
なる２つ以上のインバータに接続されるものである。
作用
本発明（１）、（２）は上述の回路構成により、１つの
制御信号で２つの制御信号を持つ場合と同様の動作がで
き也 特に 制御信号が外部信号の場合は 使用可能な
端子数の減少を抑えも実施例 （実施例１） 本発明の出力バッファ用テスト回路の第１の実施例を第
１図の回路は 第２図の制御回路のフリップフロップ部
のタイミングチャート及び第３図の真理値表を参照して
説明すん 本発明の出力バッファ用テスト回路の構成は
、 その基本部分で一般の出力バッファ用テスト回路と
同じであるバ第１図で示す様に 制御回路が１つの制御
信号Ｃによって制御され その制御信号ｃ＜ｔ 制御
回路の中型 直列に接続された２つのフリップフロップ
Ｆ＋、Ｆ２の入力に接続される点で従来のものと相違し
ている。ところ弘 直列に接続された２つのフリップフ
ロップＦ＋ 、 Ｆ＊ は、 （０，０）、（０，１）
（１，０）、（１，１）の４つの状態を持つことができ
も 第２図のタイミングチャートにおいて、ｈのとき（
Ｃｔ 、 Ｃｔ ）−（１，１）、 ｔｔのとき（Ｃｔ
、 Ｃａ ）−（１，０）、 ｔｓのとき（Ｃｔ、Ｃ
５）−（０，０）である。制御回路の動作を論理式で表
すと、Ｐ−ＣＰＣｉ＋Ｃｌ−０２・ＩＮであも ｈのとき、（Ｃｔ 、 Ｃ２）＝（１，１）であり、Ｐ
−φ、 ０ＵＴ−１ｔ２のとき、（Ｃｔ 、 Ｃｔ ）
−（１，Ｏ）であり、Ｐ−１，０ＵＴ−Ｃｔ３のとき、
（Ｃｔ 、 Ｃａ ）−（０，０）であり、Ｐ−ＩＮ、
０１ｌＴＪＮ従って、第３図の真理値表が得られも
この真理値表（友 第８図の従来の回路の真理値表と、
ｔｌが（Ｃｔ 、 Ｃ２）−（１，１）に ｔｔが（Ｃ
ｔ、Ｃ２）−（１，０）に ｔｓが（Ｃｔ 、 Ｃ２）
＝（０，Ｏ）に対応する点を除いて、同一であん制御回
路の制御信号パ 従来回路の２つに対し本実施例の回路
では１つに減少しているにもかかわら’？１− 同一の
動作を行うことができも 本実施例で（友 フリップフ
ロップが２つの場合について検討した力文 ３つ以上の
フリップフロップを用へ制御する状態の数を増加させる
こともできも この場合、複数の内部信号を選択して出
力することも可能である。
制御信号で２つの制御信号を持つ場合と同様の動作がで
き也 特に 制御信号が外部信号の場合は 使用可能な
端子数の減少を抑えも実施例 （実施例１） 本発明の出力バッファ用テスト回路の第１の実施例を第
１図の回路は 第２図の制御回路のフリップフロップ部
のタイミングチャート及び第３図の真理値表を参照して
説明すん 本発明の出力バッファ用テスト回路の構成は
、 その基本部分で一般の出力バッファ用テスト回路と
同じであるバ第１図で示す様に 制御回路が１つの制御
信号Ｃによって制御され その制御信号ｃ＜ｔ 制御
回路の中型 直列に接続された２つのフリップフロップ
Ｆ＋、Ｆ２の入力に接続される点で従来のものと相違し
ている。ところ弘 直列に接続された２つのフリップフ
ロップＦ＋ 、 Ｆ＊ は、 （０，０）、（０，１）
（１，０）、（１，１）の４つの状態を持つことができ
も 第２図のタイミングチャートにおいて、ｈのとき（
Ｃｔ 、 Ｃｔ ）−（１，１）、 ｔｔのとき（Ｃｔ
、 Ｃａ ）−（１，０）、 ｔｓのとき（Ｃｔ、Ｃ
５）−（０，０）である。制御回路の動作を論理式で表
すと、Ｐ−ＣＰＣｉ＋Ｃｌ−０２・ＩＮであも ｈのとき、（Ｃｔ 、 Ｃ２）＝（１，１）であり、Ｐ
−φ、 ０ＵＴ−１ｔ２のとき、（Ｃｔ 、 Ｃｔ ）
−（１，Ｏ）であり、Ｐ−１，０ＵＴ−Ｃｔ３のとき、
（Ｃｔ 、 Ｃａ ）−（０，０）であり、Ｐ−ＩＮ、
０１ｌＴＪＮ従って、第３図の真理値表が得られも
この真理値表（友 第８図の従来の回路の真理値表と、
ｔｌが（Ｃｔ 、 Ｃ２）−（１，１）に ｔｔが（Ｃ
ｔ、Ｃ２）−（１，０）に ｔｓが（Ｃｔ 、 Ｃ２）
＝（０，Ｏ）に対応する点を除いて、同一であん制御回
路の制御信号パ 従来回路の２つに対し本実施例の回路
では１つに減少しているにもかかわら’？１− 同一の
動作を行うことができも 本実施例で（友 フリップフ
ロップが２つの場合について検討した力文 ３つ以上の
フリップフロップを用へ制御する状態の数を増加させる
こともできも この場合、複数の内部信号を選択して出
力することも可能である。
（実施例２）
本発明の出力バッファ用テスト回路の第２の実施例を第
４図の回路は 第５図の入出力伝達特性及び第６図の真
理値表を参照して説明すも 本発明の出力バッファ用テ
スト回路の構成は、 その基本部分で一般の出力バッフ
ァ用テスト回路と同じである力＜、第４図で示す様に
制御回路が１つの外部信号Ｃによって制御され その外
部信号Ｃ（主制御回路の中でＰチャネルＭＯ５Ｔｒ３と
ＮチャネルＭ ＯＳ Ｔ Ｆ４で構成されるインバータ
及びＰチャネルＭＯ３Ｔｒ５とＮチャネルＭＯＳ Ｔｒ
で構成されるインバータの２つのスイッチングレベルの
異なるインバータに接続される点で従来のものと相違し
ている。ところで、ＭＯ３Ｔｒの電圧電流特性は、 幾
何学的寸法が一定ならば一定になり、 ドレ］の関係が
あ７）。ＷはＭ ＯＳ Ｔ ｒのチャネル［ＬはＭＯ５
Ｔｒのチャネル長を示す。Ｌは通象 プロセスによって
決まる最小寸法であ４Ｍ０３Ｔｒ３のＷをＭＯ８Ｔｒ４
のＷの比率及びＭＯ３Ｔｒ５とＭＯ３Ｔｒ６の比率を適
正に選ぶことにより、第５図のＣとＣ１及びＣとＣ２に
関するインバータの入出力伝達特性を得ることができも
第５図の人出力伝達特性において、０≦Ｃの電圧≦１
．５■の状態をＬ％ １．５ｖ≦Ｃの電圧≦３．５ｖの
状態をＬ ３．５Ｖ≦Ｃの電圧≦５ｖの状態を１１と
すると、 Ｌは（ＣＩ 、 Ｃｔ ）−（１，１）、旧
よ（ＣＩ 、 Ｃｔ ）−（１，０）、１１は（ＣＩ
、Ｃａ ）−（０，０）であん 制御回路の動作を論理
式で表すと、Ｉ”ＣＰＣａ＋Ｃ＋・Ｃ２・ＩＮであム１
）−ｃ＋・Ｃ２＋Ｃ＋・Ｃ２・ＩＮであもＣ＝”Ｌ”の
とき、（ＣＩ、Ｃ２）−（１，１）であり、Ｐ−φ、０
ＵＴ−ＩＣ＝”「のとき、（ＣＩ、Ｃｅ）−（１，０）
であり、Ｐ−１，０ＵＴ−φＣ−“Ｈ″のとき、（ＣＩ
、 Ｃ２）＝（０，０）であり、Ｐ−ＩＮ、０ＵＴ−
ＩＮ従って、第６図の真理値表が得られも この真理値
表（友 第８図の従来の回路の真理値表と、Ｃ−“Ｃ“
が（ＣＩ 、 Ｃ＋＋ ）−（１，ｔ ）に Ｃ−”「
が（ＣＩ 、 Ｃａ ）−（１，０）にＣ＝″Ｈ″が（
ＣＩ 、 Ｃａ ）−（０，０）に対応する点を除いて
、同一である。制御回路の外部信号力ｔ 従来回路の２
つに対し 本実施例の回路では１つに減少しているにも
かかわらず、同一の動作を行うことができる。本実施例
ではＣＭＯＳインバータを使用した例を示した力＜、Ｂ
： ＣＭＯ３箆 他のプロセスでも同様である。また
本実施例で４ｉ インバータが２つの場合について
検討したバ ３つ以上のインバータを用１．ｋ 制御
する状態の数を増加させることもできる。この場合、複
数の内部信号を選択して出力することも可能であも 発明の効果 本発明の出力バッファ用テスト回路によれば本発明の回
路を設けることにより、従来と同一の回路動作を保証し
なか板 必要とする制御信号の数を減少させることが可
能となり、特に制御信号が外部信号の場合使用可能な外
部端子数に制限を持つ半導体集積回路において、その効
果は非常に大きし℃
４図の回路は 第５図の入出力伝達特性及び第６図の真
理値表を参照して説明すも 本発明の出力バッファ用テ
スト回路の構成は、 その基本部分で一般の出力バッフ
ァ用テスト回路と同じである力＜、第４図で示す様に
制御回路が１つの外部信号Ｃによって制御され その外
部信号Ｃ（主制御回路の中でＰチャネルＭＯ５Ｔｒ３と
ＮチャネルＭ ＯＳ Ｔ Ｆ４で構成されるインバータ
及びＰチャネルＭＯ３Ｔｒ５とＮチャネルＭＯＳ Ｔｒ
で構成されるインバータの２つのスイッチングレベルの
異なるインバータに接続される点で従来のものと相違し
ている。ところで、ＭＯ３Ｔｒの電圧電流特性は、 幾
何学的寸法が一定ならば一定になり、 ドレ］の関係が
あ７）。ＷはＭ ＯＳ Ｔ ｒのチャネル［ＬはＭＯ５
Ｔｒのチャネル長を示す。Ｌは通象 プロセスによって
決まる最小寸法であ４Ｍ０３Ｔｒ３のＷをＭＯ８Ｔｒ４
のＷの比率及びＭＯ３Ｔｒ５とＭＯ３Ｔｒ６の比率を適
正に選ぶことにより、第５図のＣとＣ１及びＣとＣ２に
関するインバータの入出力伝達特性を得ることができも
第５図の人出力伝達特性において、０≦Ｃの電圧≦１
．５■の状態をＬ％ １．５ｖ≦Ｃの電圧≦３．５ｖの
状態をＬ ３．５Ｖ≦Ｃの電圧≦５ｖの状態を１１と
すると、 Ｌは（ＣＩ 、 Ｃｔ ）−（１，１）、旧
よ（ＣＩ 、 Ｃｔ ）−（１，０）、１１は（ＣＩ
、Ｃａ ）−（０，０）であん 制御回路の動作を論理
式で表すと、Ｉ”ＣＰＣａ＋Ｃ＋・Ｃ２・ＩＮであム１
）−ｃ＋・Ｃ２＋Ｃ＋・Ｃ２・ＩＮであもＣ＝”Ｌ”の
とき、（ＣＩ、Ｃ２）−（１，１）であり、Ｐ−φ、０
ＵＴ−ＩＣ＝”「のとき、（ＣＩ、Ｃｅ）−（１，０）
であり、Ｐ−１，０ＵＴ−φＣ−“Ｈ″のとき、（ＣＩ
、 Ｃ２）＝（０，０）であり、Ｐ−ＩＮ、０ＵＴ−
ＩＮ従って、第６図の真理値表が得られも この真理値
表（友 第８図の従来の回路の真理値表と、Ｃ−“Ｃ“
が（ＣＩ 、 Ｃ＋＋ ）−（１，ｔ ）に Ｃ−”「
が（ＣＩ 、 Ｃａ ）−（１，０）にＣ＝″Ｈ″が（
ＣＩ 、 Ｃａ ）−（０，０）に対応する点を除いて
、同一である。制御回路の外部信号力ｔ 従来回路の２
つに対し 本実施例の回路では１つに減少しているにも
かかわらず、同一の動作を行うことができる。本実施例
ではＣＭＯＳインバータを使用した例を示した力＜、Ｂ
： ＣＭＯ３箆 他のプロセスでも同様である。また
本実施例で４ｉ インバータが２つの場合について
検討したバ ３つ以上のインバータを用１．ｋ 制御
する状態の数を増加させることもできる。この場合、複
数の内部信号を選択して出力することも可能であも 発明の効果 本発明の出力バッファ用テスト回路によれば本発明の回
路を設けることにより、従来と同一の回路動作を保証し
なか板 必要とする制御信号の数を減少させることが可
能となり、特に制御信号が外部信号の場合使用可能な外
部端子数に制限を持つ半導体集積回路において、その効
果は非常に大きし℃
【図面の簡単な説明】
第１図は本発明の第１の実施例における出力バッファ用
テスト回路は 第２図は第１の実施例のフリップフロッ
プ部のタイミングチャートは 第３図は第１の実施例の
回路の真理値表を示す阻第４図は本発明の第２の実施例
における出力バッファ用テスト回路は 第５図は第２の
実施例のインバータ部の入出力伝達特性は 第６図は第
２の実施例の回路の真理値表を示す阻 第７図は従来の
出力バッファ用テスト回路は 第８図は従来回路の真理
値表を示す図であも
テスト回路は 第２図は第１の実施例のフリップフロッ
プ部のタイミングチャートは 第３図は第１の実施例の
回路の真理値表を示す阻第４図は本発明の第２の実施例
における出力バッファ用テスト回路は 第５図は第２の
実施例のインバータ部の入出力伝達特性は 第６図は第
２の実施例の回路の真理値表を示す阻 第７図は従来の
出力バッファ用テスト回路は 第８図は従来回路の真理
値表を示す図であも
Claims (2)
- （１）出力バッファとその入力信号の間に制御回路が介
在し、その制御回路は、少なくとも１つの制御信号によ
って制御され、その制御信号は、制御回路の中で直列に
接続された２つ以上のフリップフロップの入力に接続さ
れることを特徴とする出力バッファ用テスト回路。 - （２）出力バッファとその入力信号の間に制御回路が介
在し、その制御回路は、少なくとも１つの外部信号によ
って制御され、その外部信号は、制御回路の中でスイッ
チングレベルの異なる２つ以上のインバータに接続され
ることを特徴とする出力バッファ用テスト回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326313A JPH03186780A (ja) | 1989-12-15 | 1989-12-15 | 出力バッファ用テスト回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1326313A JPH03186780A (ja) | 1989-12-15 | 1989-12-15 | 出力バッファ用テスト回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03186780A true JPH03186780A (ja) | 1991-08-14 |
Family
ID=18186370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1326313A Pending JPH03186780A (ja) | 1989-12-15 | 1989-12-15 | 出力バッファ用テスト回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03186780A (ja) |
-
1989
- 1989-12-15 JP JP1326313A patent/JPH03186780A/ja active Pending
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