JPH01191245A - メモリ試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 テストアドレスレジスタ（ＴＡＲ）と、テストデータレ
ジスタ（ＴＤＲ）と、上記メモリ（ＭＥＭ）に対するラ
イトデータから誤り訂正符号（ＥＣＣ）チェックの為の
チェックピットを生成するチェックピット発生回路（Ｃ
Ｇ）と、該メモリ（ＭＥＭ）から読み出したデータ（１
？ＯＲ）を用いて、シングルビットエラー発生時には、
該エラービットの訂正を行う誤り訂正符号（［ＣＣ）回
路からなるメモリシステムにおけるメモリ試験方式に関
し、 テストデータを発生させる為の別の回路を設けることな
く、且つシングルビットエラー発生時に、アドレス保持
の為のアドレスパイプラインを必要とすることなく、エ
ラーの発生したアドレスを特定することができるメモリ
試験方式を提供することを目的とし、 テストアドレスレジスタ（ＴＡＲ）　　と、テストデー
タレジスタ（ＴＤＲ）を演算する為の演算回路として、
逆演算によって元のテストアドレスを出力できる演算回
路を設け、その出力データをテストライトデータとして
、該テストライトデータによって生成した誤り訂正符号
（ＥＣＣ）チェックの為のチェックピットと共に、該メ
モリ（ＭＥＭ）に書き込み、該メモリ（ＭＥＭ）から読
み出したデータ（ＲＤＲ）にシングルビットエラーが発
生した時には、該シングルビットエラーを訂正したデー
タ（ＲＤＲ’）を上記演算回路に入力して、該エラーの
発生したテストアドレスを逆演算して取り出すように構
成する。

〔産業上の利用分野〕

本発明は、テストアドレスレジスタ（ＴＡＲ）と、テス
トデータレジスタ（ＴＤＲ）と、上記メモリ（ＭＥＭ）
ｅ＋に対するライトデータから誤り訂正符号（ＥＣＣ）
チェックの為のチェックピットを生成するチェックビッ
ト発生回路（ＣＧ）と、該メモリ（ＭＥＭ）から読み出
したデータ（ＲＤＲ）を用いて、シングルビットエラー
発生時には、該エラービットの訂正を行う誤り訂正符号
（ＢＣＣ）回路からなるメモリシステムにおけるメモリ
試験方式に関する。

最近の半導体技術の進歩に伴って、メモリシステムの記
憶容量の大容量化が図られており、該メモリ回路を試験
する為のテスト回路のハードウェア量が増大する動向に
ある。

特に、該メモリシステムを出荷時、或いは、現地でのフ
ィールドテスト時等において、メモリ試験を行おうとす
ると、該テスト回路は当該メモリシステムに組み込みと
なる為、できる限りハードウェア量が少なくて、且つ、
障害チップを代替えする為のエラーアドレスを特定でき
るメモリ試験方式が必要とされる。

〔従来の技術と発明が解決しようとする問題点〕第３図
は従来のメモリ試験方式を説明する図である。

先ず、テストデータレジスタ（ＴＤＲ）　３によって与
えられたテストデータから誤り訂正符号（以下、ＥＣＣ
と云う）チェックの為のチェックピットをチェックビッ
ト発生回路（ＣＧ）　５で発生し、該テストデータ、及
びチェックピットを、テストアドレスレジスタ（ＴＡＲ
）　２によって与えられたメモリアドレスのメモリ（Ｍ
ＥＭ）　１に書き込み、後で読み出したリードデータを
リードデータレジスタ（ＲＤＲ）　６を介して取り出し
、ＥＣＣ回路７でチェックすると云う、メモリシステム
に組み込まれた試験回路による従来のメモリ試験方式に
おいては、（１１いろいろなテストデータを発生させる
ことが困難である為、人手によって固定的に設定したテ
ストデータレジスタ（ＴＤＲ）　３のデータ、或いは、
該テストデータレジスタ（ＴＤＲ）　３の反転データと
云った簡単な試験データしか与えられなかったり、又、
いろいろなパターンのテストデータを発生する為の回路
が別に必要とする問題があった。

（２）メモリ（ＭＥｌ’ｌ）　１をアクセスしてからＥ
ＣＣ回路７によるエラーの発見には時間がかかる為、エ
ラーの発生したアドレスの限定ができなかったり、又限
定する為には、アドレスパイプライン１０といった回路
が必要であり、メモリシステムに組み込むテスト回路と
しては現実的でないと云う問題があった。

本発明は上記従来の欠点に鑑み、テストアドレスレジス
タ（ＴＡＲ）と、テストデータレジスタ（ＴＤＲ）と、
上記メモリ（ＭＩｌｉＭ）　（１）に対するライトデー
タから誤り訂正符号（ＥＣＣ）チェックの為のチェック
ピットを生成するチェックビット発生回路（ＣＧ）と、
８亥メモリ（ＭＥＭ）から読み出したデータ（ＲＤＲ）
を用いて、シングルビットエラー発生時には、該エラー
ビットの訂正を行う誤り訂正符号（ＢＣＣ）回路からな
るメモリシステムにおいて、ハードウェア量を余り増加
させることなく、種々のテストデータを発生して、且つ
シングルビットエラーの発生したアドレスを特定できる
メモリ試験方式を提供することを目的とするものである
。

〔問題点を解決するための手段〕

第１図は本発明のメモリ試験方式の原理図である。

上記問題点は下記の如くに構成されたメモリ試験方式に
よって解決される。

メモリ（ＭＥＭ）　１を試験する方式であって、テスト
アドレスを与えるテストアドレスレジスタ（ＴＡＲ）　
２と、テストデータを与えるテストデータレジスタ（Ｔ
ＤＩ？）　３と、 上記メモリ（ＭＥＭ）　（１）に対するライトデータか
ら誤り訂正符号（ＦＣＣ）チェックの為のチェックビッ
トを発生するチェックビット発生回路（ＣＧ）　５と、
該メモリ（ＭＵＭ）　１から読み出したデータ（ＲＤＲ
）６を用いて、シングルピントエラー発生時には、該エ
ラービットの訂正を行う誤り訂正符号（ＥＣＣ）回路７
からなるメモリシステムにおいて、上記テストアドレス
レジスタ（ＴＡＲ）　２と、テストデータレジスタ（Ｔ
ＤＲ）　３を演算する為の演算回路として、逆演算によ
って元のテストアドレスを出力できる演算回路４を設け
、その出力データをテストライトデータとして、該メモ
リ（ＭＥＭ）　１に書き込み、該メモリ（？ｌＥＭ）　
１がら読み出したデータ（ＲＤＩ？）　６にシングルビ
ットエラーが発生した時には、該シングルビットエラー
を訂正したデータ（１？１）Ｉｌｌ’）　８を上記演算
回路４に入力して、該エラーの発生したテストアドレス
（エラーアドレス）を逆演算して取り出すように構成す
る。

〔作用〕

即ち、本発明によれば、テストアドレスレジスタ（ＴＡ
Ｉ？）と、テストデータレジスタ（ＴＤＩ？）と、上記
メモリ（ＭＥＭ）　（１）に対するライトデータがら誤
り訂正符号（ＨＣＣ）チェックの為のチェックビットを
生成するチェックピット発生回路（ＣＣ）と、該メモリ
（ＭＵＭ）から読み出したデータ（ＲＤＲ）を用いて、
シンクルヒツトエラー発生時には、該エラービットの訂
正を行う誤り訂正符号（ＥＣＣ）回路からなるメモリシ
ステムにおいて、テストアドレスレジスタ（ＴＡＲ）と
、テストデータレジスタ（ＴＤＲ）と演算する演算回路
を設け、該演算回路の出力データからＥＣＣの為のチェ
ックビットをチェックピット発生回路（ＣＧ）で生成し
、上記演算回路の出力と該チェックビットとを、上記テ
ストアドレスレジスタ（ＴＡＲ）が示すメモリアドレス
にテストデータとして書き込み、後で読み出したリード
データをＥＣＣ回路でチェックする。

このように、本発明においては、メモリアドレスＯＯ〜
ｎｎ迄与えられるテストアドレスと９人手による固定的
なテストデータとを演算したものを実際のテストデータ
とする為、種々のテストデータが得られ、且つＥＣＣ回
路でシングルビットエラーを検出した時には、該ＥＣＣ
回路によって確定されたシングルビットエラーのビット
位置を修正したデータ（ＲＤＲ’）を、上記演算回路に
入力して逆演算することにより、上記シングルビットエ
ラーの発生したアドレスを特定できるようにしたもので
ある。

従って、種々のテストパターンを発生する為の回路を別
に必要とすることなく、少な（ともメモリアドレスの数
のテストデータが得られ、シングルビットエラー時に、
アドレスパイプラインを必要とすることなく該エラーの
アドレスが特定できる効果がある。

〔実施例〕

以下本発明の実施例を図面によって詳述する。

前述の第１図は本発明のメモリ試験方式の原理図であり
、第２図は本発明の一実施例をブロック図で示した図で
あり、演算回路４．及びメモリ　１から読み出したデー
タをＥＣＣ回路７でチェックしてシンクルビ・ノドエラ
ー（１ビツトエラー）が検出された時、該ビット位置を
確定して訂正したデータを該演算回路４に人力し、逆演
算によって、該エラーの発生したデータが格納されてい
るアドレスを特定する手段が本発明を実施するのに必要
な手段である。尚、全図を通して同じ符号は同じ対象物
を示している。

以下、第１図を参照しながら第２図によって本発明のメ
モリ試験方式を説明する。

本実施例においては、テストアドレスレジスタ（ＴＡＩ
？）　２によって与えられたテストアドレスと、テスト
データレジスタ（ＴＤＲ）　３によって与えられたテス
トデータとの排他的論理和（ＥＯＲ）を行う演算回路４
を通し、該排他的論理和（ＦＯＲ）をとったものを実際
のテストの為のライトデータとする。

このテストライトデータから、チェックピット発生回路
（ＣＧ）　５でＥＣＣチェックの為のチェックビットを
発生し、上記テストライトデータと、該チェックビット
とをメモリ（ＭＥＭ）　１のテストアドレスレジスタ（
ＴＡＲ）　２が示すメモリアドレスに書き込み、後で読
み出したり一ドデータ（ＲＤＲ）　　６をＥＣＣ回路７
によってチェックする。

このとき、メモリアドレスＯＯ〜ｎｎ　と１人手によっ
て設定したテストデータとの排他的論理和（ＦＯＲ）を
とったものがテストライトデータとして得られることに
なる。

又、上記ＥＣＣ回路７でシングルビットエラー（１ビツ
トエラー）を検出した時には、該ＥＣＣ回路７で確定し
たエラービットを訂正して得られたリードデータ（１？
ＤＲ’）を上記演算回路４に入力し、テストデータレジ
スタ（ＴＡＲ）　３の内容と排他的論理和（ＥＯＲ）を
とることにより、該シングルビットエラーの発生したエ
ラーアドレス（ＥＡＲ）が得られることになる。

上記実施例においては、演算回路４での演算手段とて排
他的論理和（ＥＯＲ）演算を例にして説明したが、例え
ば、排他的論理和（ＥＯＲ）の否定演算。

加減算、或いは数値演算等、逆演算によって元のデータ
が出力できる演算手段であれば、いかなる演算手段であ
っても良いことは云う迄もないことである。

このように、本発明は、テストアドレスレジスタ（ＴＡ
Ｒ）　と、テストデータレジスタ（ＴＤＲ）と、上記メ
モリ（ＭＥＭ）　（１）に対するライトデータから誤り
訂正符号（ＥＣＣ）チェックの為のチェックビットを生
成するチェックビット発生回路（ＣＧ）と、メモリから
読み出したデータ（ＲＤＲ）を用いて、シングルビット
エラー発生時には、該エラービットの訂正を行う誤り訂
正符号（ＦＣＣ）回路からなるメモリシステムにおいて
、８亥テストアドレスレジスタ（ＴＡ１？）　と、テス
トデータレジスタ（ＴＤＲ）　と間で演算を行った結果
をテストライトデータとして、該テストライトデータに
よって生成した誤り訂正符号（ＥＣＣ）チェックの為の
チェックビットと共に、該テストアドレスレジスタ（Ｔ
ＡＲ）が示すアドレスのメモリ（ＭＥＭ）に書き込み、
後で読み出したデータをＥＣＣ回路でチェックして、シ
ングルビットエラーが検出された時には、該エラービッ
トを訂正したデータ（ＲＤＲ’）と、上記テストデータ
レジスタ（ＴＤＲ）との間で逆演算を行って、該シング
ルビットエラーの発生したアドレスを特定するようにし
て、該メモリシステムに簡単なテスト回路を組み込むこ
とで、出荷試験、或いは現地でのフィールドテストを行
うことができるようにしたところに特徴がある。

〔発明の効果〕

以上、詳細に説明したように、本発明のメモリ試験方式
は、メモリシステム内に設けられているテストアドレス
レジスタ（ＴＡＲ）　と、テストデータレジスタ（ＴＤ
Ｒ）を演算する為の演算回路として、逆演算によって元
のテストアドレスを出力できる演算回路を設け、その出
力データをテストライトデータとして、該テストライト
データによって生成した誤り訂正符号（ＨＣＣ）チェッ
クの為のチェックビットと共に、メモリ（ＭＥＭ）に書
き込み、該メモリ（ＭＥＭ）から読み出したデータ（Ｒ
ＤＲ）にシングルビットエラーが発生した時には、該シ
ングルビットエラーを訂正したデータ（Ｉ？ＯＲ’）を
上記演算回路に入力して、該エラーの発生したテストア
ドレスを逆演算して取り出すようにしたものであるので
、種々のテストパターンを発生する為の回路を別に必要
とすることなく、少なくともメモリアドレスの数のテス
トデータが得られ、シングルビットエラー時に、アドレ
スパイプラインを必要とすることなく該エラーのアドレ
スが特定できる効果がある。

【図面の簡単な説明】

第１図は本発明のメモリ試験方式の原理図。 第２図は本発明の一実施例をブロック図で示した図。 第３図は従来のメモリ試験方式を説明する図。 である。 図面において、 １　はメモリ（ＭＥＭ）　。 ２はテストアドレスレジスタ（ＴＡＲ）　。 ３はテストデータレジスタ（ＴＤＲ）。 ４は演算回路。 ５はチェックビット発生回路（ＣＧ）　。 ６はリードデータレジスタ（ＲＤＲ）　、又は、単にり
−ドデータ（＋？ＤＲ）　。 ７は誤り訂正符号（ＥＣＣ）回路。 ８は１ビツト訂正データレジスタ（１？ＯＲ’）、又は
単にエラービットを訂正したり−ドデータ（ＲＤＲ’）
。 １０はアドレスパイプライン。

Claims (1)

1. 【特許請求の範囲】 メモリ（ＭＥＭ）（１）を試験する方式であって、テス
   トアドレスを与えるテストアドレスレジスタ（ＴＡＲ）
   （２）と、テストデータを与えるテストデータレジスタ
   （ＴＤＲ）（３）と、 上記メモリ（ＭＥＭ）（１）に対するライトデータから
   誤り訂正符号（ＥＣＣ）チェックの為のチェックビット
   を発生するチェックビット発生回路（ＣＧ）（５）と、
   該メモリ（ＭＥＭ）（１）から読み出したデータ（ＲＤ
   Ｒ）（６）を用いて、シングルビットエラー発生時には
   、該エラービットの訂正を行う誤り訂正符号（ＥＣＣ）
   回路（７）からなるメモリシステムにおいて、上記テス
   トアドレスレジスタ（ＴＡＲ）（２）と、テストデータ
   レジスタ（ＴＤＲ）（３）を演算する為の演算回路とし
   て、逆演算によって元のテストアドレスを出力できる演
   算回路（４）を用い、その出力データをテストライトデ
   ータとして、該メモリ（ＭＥＭ）（１）に書き込み、該
   メモリ（ＭＥＭ）（１）から読み出したデータ（ＲＤＲ
   ）（６）にシングルビットエラーが発生した時には、該
   シングルビットエラーを訂正したデータ（ＲＤＲ＾１）
   （８）を上記演算回路（４）に入力して、該エラーの発
   生したテストアドレスを逆演算して取り出すことを特徴
   とするメモリ試験方式。