JPH03188544A - 画像メモリ制御装置 - Google Patents
画像メモリ制御装置Info
- Publication number
- JPH03188544A JPH03188544A JP1327887A JP32788789A JPH03188544A JP H03188544 A JPH03188544 A JP H03188544A JP 1327887 A JP1327887 A JP 1327887A JP 32788789 A JP32788789 A JP 32788789A JP H03188544 A JPH03188544 A JP H03188544A
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- Japan
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- signal
- write
- image memory
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は画像表示システムの画像メモリにデータを書き
込む画像メモリ制御装置に関するものである。
込む画像メモリ制御装置に関するものである。
従来の技術
近年、画像表示システムの画像メモリにデータを書き込
む際に、表示画面にノイズを発生させることなく書き込
むことのできる画像メモリ制御装置が利用されるように
なってきた。
む際に、表示画面にノイズを発生させることなく書き込
むことのできる画像メモリ制御装置が利用されるように
なってきた。
以下に従来の画像メモリ制御装置について説明する。第
３図は従来の画像メモリ制御装置の構成図であり、１は
ＣＰＵ、２は表示制御部、３は表示装置、４は画像メモ
リ、５はマルチプレクサ、６はタイミング発生部、７は
書き込み信号発生部、８はＣＰＵＩが発生する書き込み
信号、９はＯＲ回路、１０はＣＰＵＩに対し“Ｌｏｗ″
の期間ウェイトを掛けるレディ信号、１１はＣＰＵＩが
発生するアドレス信号、１２はＣＰＵＩが発生するデー
タ信号、１３は書き込み信号発生部７が発生する書き込
み信号、１４はタイミング発生部６がマルチプレクサ５
に対して発生する画像メモリ切換え信号、１５は表示制
御部２が発生する表示アドレス信号、１６は表示制御部
２に入力される表示データ信号、１７は表示制御部２か
ら表示装置３へ送られる表示データ、１８は表示制御部
２から表示装置３へ送られる表示タイミング信号、１９
はマルチプレクサ５から画像メモリ４に送られるメモリ
アドレス信号、２０は画像メモリ４のメモリデータ信号
、２１はタイミング発生部６から発生するウェイトタイ
ミング信号、２２はタイミング発生部６から書き込み信
号発生部に対して発生する書き込みタイミング信号であ
る。
３図は従来の画像メモリ制御装置の構成図であり、１は
ＣＰＵ、２は表示制御部、３は表示装置、４は画像メモ
リ、５はマルチプレクサ、６はタイミング発生部、７は
書き込み信号発生部、８はＣＰＵＩが発生する書き込み
信号、９はＯＲ回路、１０はＣＰＵＩに対し“Ｌｏｗ″
の期間ウェイトを掛けるレディ信号、１１はＣＰＵＩが
発生するアドレス信号、１２はＣＰＵＩが発生するデー
タ信号、１３は書き込み信号発生部７が発生する書き込
み信号、１４はタイミング発生部６がマルチプレクサ５
に対して発生する画像メモリ切換え信号、１５は表示制
御部２が発生する表示アドレス信号、１６は表示制御部
２に入力される表示データ信号、１７は表示制御部２か
ら表示装置３へ送られる表示データ、１８は表示制御部
２から表示装置３へ送られる表示タイミング信号、１９
はマルチプレクサ５から画像メモリ４に送られるメモリ
アドレス信号、２０は画像メモリ４のメモリデータ信号
、２１はタイミング発生部６から発生するウェイトタイ
ミング信号、２２はタイミング発生部６から書き込み信
号発生部に対して発生する書き込みタイミング信号であ
る。
以上のように構成された画像メモリ制御装置について以
下その動作を第４図のタイムチャートを用いて説明する
。タイムチャート中に示す（数字）は第３図中の信号の
番号と一致する。またＣＡはＣＰＵＩが発生するアドレ
ス信号、ＣＤはＣＰＵ１が発生する書き込みデータ信号
、ＤＡ１〜３は表示アドレス信号、ＤＤ１〜３は表示デ
ータ信号の略記号である。
下その動作を第４図のタイムチャートを用いて説明する
。タイムチャート中に示す（数字）は第３図中の信号の
番号と一致する。またＣＡはＣＰＵＩが発生するアドレ
ス信号、ＣＤはＣＰＵ１が発生する書き込みデータ信号
、ＤＡ１〜３は表示アドレス信号、ＤＤ１〜３は表示デ
ータ信号の略記号である。
まず、表示動作を説明する。
ＣＰＵＩから画像メモリ４に対する書き込み動作が行わ
れない時、画像メモリ４はマルチプレクサ５によって表
示制御部２と接続されている。表示制御部２から発生す
る表示アドレス信号１５はマルチプレクサ５を通ってメ
モリアドレス信号１９として画像メモリ４に与えられる
。画像メモリ４からはメモリアドレス信号１９で指定さ
れたメモリデータ信号２０が読み出される。メモリデー
タ信号２０はマルチプレクサ５を経由して、表示データ
信号１６として表示制御部２に入力される。表示制御部
２は表示装置３に対応した表示データ１７及び表示タイ
ミング信号１８を発生し、表示動作が行われる。ここで
表示制御部２から発生する表示アドレス信号１５は第４
図に示すａ時間ごとに新しいアドレスが発生し表示デー
タが表示装置３に送られる。
れない時、画像メモリ４はマルチプレクサ５によって表
示制御部２と接続されている。表示制御部２から発生す
る表示アドレス信号１５はマルチプレクサ５を通ってメ
モリアドレス信号１９として画像メモリ４に与えられる
。画像メモリ４からはメモリアドレス信号１９で指定さ
れたメモリデータ信号２０が読み出される。メモリデー
タ信号２０はマルチプレクサ５を経由して、表示データ
信号１６として表示制御部２に入力される。表示制御部
２は表示装置３に対応した表示データ１７及び表示タイ
ミング信号１８を発生し、表示動作が行われる。ここで
表示制御部２から発生する表示アドレス信号１５は第４
図に示すａ時間ごとに新しいアドレスが発生し表示デー
タが表示装置３に送られる。
つぎにＣＰＵＩから画像メモリ４に対する書き込み動作
が行われた場合を説明する。
が行われた場合を説明する。
ＣＰＵＩからアドレス信号１１及びデータ信号１２が出
力され、続いて書き込み信号８が立ち下がる。タイミン
グ発生部６から出力されるウェイトタイミング信号２１
は通常“Ｌｏｗ レベルになっており、書き込み信号
８が立ち下がることによってＯＲ回路９は“Ｌｏｗ
レベルを出力する。
力され、続いて書き込み信号８が立ち下がる。タイミン
グ発生部６から出力されるウェイトタイミング信号２１
は通常“Ｌｏｗ レベルになっており、書き込み信号
８が立ち下がることによってＯＲ回路９は“Ｌｏｗ
レベルを出力する。
レディ信号１０がＬｏｗ レベルになると、ＣＰＵＩ
にウェイトが掛かる。表示制御部２とＣＰＵＩを切り換
える信号である画像メモリ切換え信号１４はタイミング
発生部６から出力され、ＣＰＵＩから書き込み信号８が
入力されなければ通常″Ｈｉｇｈ” レベルになってい
る。表示動作は前述したとおり、ａ時間を一つのサイク
ルとして動作しており、ＣＰＵＩから書き込み動作が行
なわれると適当なタイミングでサイクルの前半をＣＰＵ
Ｉのため明は渡す。
にウェイトが掛かる。表示制御部２とＣＰＵＩを切り換
える信号である画像メモリ切換え信号１４はタイミング
発生部６から出力され、ＣＰＵＩから書き込み信号８が
入力されなければ通常″Ｈｉｇｈ” レベルになってい
る。表示動作は前述したとおり、ａ時間を一つのサイク
ルとして動作しており、ＣＰＵＩから書き込み動作が行
なわれると適当なタイミングでサイクルの前半をＣＰＵ
Ｉのため明は渡す。
第４図に示すｂの箇所が明は渡されたＣＰＵサイクルで
表示すイクルはＣの箇所で行われる。表示制御部２で読
み出される表示データ信号１６が、ａ時間に表示するた
めに必要なデータ量があれば、サイクルが半分になって
も、表示画面にノイズを発生させることなく表示が行な
える。
表示すイクルはＣの箇所で行われる。表示制御部２で読
み出される表示データ信号１６が、ａ時間に表示するた
めに必要なデータ量があれば、サイクルが半分になって
も、表示画面にノイズを発生させることなく表示が行な
える。
ＣＰＵＩによる書き込みは書き込み信号発生部７から発
生する書き込み信号１３によって実行され、書き込みの
動作タイミングはタイミング発生部６から発生する書き
込みタイミング信号２２によって行われる。
生する書き込み信号１３によって実行され、書き込みの
動作タイミングはタイミング発生部６から発生する書き
込みタイミング信号２２によって行われる。
書き込みが終了するとウェイトタイミング信号２１は“
Ｈｉｇｈ″レベルになり、ＯＲ回路９も経由してレディ
信号１０が“Ｈｉｇｈ″になりＣＰＵＩへのウェイトが
解除される。
Ｈｉｇｈ″レベルになり、ＯＲ回路９も経由してレディ
信号１０が“Ｈｉｇｈ″になりＣＰＵＩへのウェイトが
解除される。
ウェイトタイミング信号２１は適当な時間が経過すると
、再び”Ｌｏｗ レベルに下がる。
、再び”Ｌｏｗ レベルに下がる。
発明が解決しようとする課題
しかしながら上記従来の構成では書き込み信号の立ち下
がりで必ずウェイトが掛かるため、動作速度が遅くなる
という課題を有していた。
がりで必ずウェイトが掛かるため、動作速度が遅くなる
という課題を有していた。
本発明は上記従来の課題を解決するものでウェイトを掛
ける回数を減少させシステムの動作速度を上げることの
できる画像メモリ制御装置を提供することを目的とする
。
ける回数を減少させシステムの動作速度を上げることの
できる画像メモリ制御装置を提供することを目的とする
。
課題を解決するための手段
この目的を達成するために本発明の画像メモリ制御装置
は、アドレス信号用ラッチと、データ信号用ラッチと、
書き込み信号発生手段と、画像メモリへの書き込み動作
中、ＣＰＵから書き込み信号が入力された場合のみウェ
イト信号を発生するタイミング発生手段から構成されて
いる。
は、アドレス信号用ラッチと、データ信号用ラッチと、
書き込み信号発生手段と、画像メモリへの書き込み動作
中、ＣＰＵから書き込み信号が入力された場合のみウェ
イト信号を発生するタイミング発生手段から構成されて
いる。
作用
この構成によって、ＣＰＵはアドレス信号及びデータ信
号をセッチに記憶させ、その後書き込み信号発生手段が
ＣＰＵとは非同期にデータを画像メモリへ書き込むため
ＣＰＵはこの間、別の作業を行うことができ、システム
の動作速度を上げることができる。
号をセッチに記憶させ、その後書き込み信号発生手段が
ＣＰＵとは非同期にデータを画像メモリへ書き込むため
ＣＰＵはこの間、別の作業を行うことができ、システム
の動作速度を上げることができる。
実施例
以下本発明の一実施例について、図面を参照しながら説
明する。
明する。
第１図は本発明の一実施例における画像メモリ制御装置
の構成図を示すものである。第１図において、２３は画
像メモリへ書き込み動作中、ＣＰＵからの書き込み信号
を受けてウェイト信号を発生するタイミング発生部、２
４は書き込み信号発生部、２５はアドレスラッチ、２６
はデータラッチ、２７はラッチされたアドレス信号、２
８はラッチされたデータ信号、２９は書き込み信号発生
部２４から発生する書き込み信号、３０はタイミング発
生部２８がマルチプレクサ５に対して発生する画像メモ
リ切換え信号、３１はＣＰＵＩに対し“Ｌｏｗ″の期間
ウェイトを掛けるレディ信号、３２は画像メモリ４に送
られるメモリアドレス信号、３３は画像メモリ４のメモ
リデータ信号、３４はタイミング発生部２３から書き込
み信号発生部２４に対して発生する書き込みタイミング
信号である。
の構成図を示すものである。第１図において、２３は画
像メモリへ書き込み動作中、ＣＰＵからの書き込み信号
を受けてウェイト信号を発生するタイミング発生部、２
４は書き込み信号発生部、２５はアドレスラッチ、２６
はデータラッチ、２７はラッチされたアドレス信号、２
８はラッチされたデータ信号、２９は書き込み信号発生
部２４から発生する書き込み信号、３０はタイミング発
生部２８がマルチプレクサ５に対して発生する画像メモ
リ切換え信号、３１はＣＰＵＩに対し“Ｌｏｗ″の期間
ウェイトを掛けるレディ信号、３２は画像メモリ４に送
られるメモリアドレス信号、３３は画像メモリ４のメモ
リデータ信号、３４はタイミング発生部２３から書き込
み信号発生部２４に対して発生する書き込みタイミング
信号である。
以上のように構成された本実施例の画像メモリ制御装置
について以下その動作を第２図のタイムチャートを用い
て説明する。タイムチャート中に示す（数字）は第１図
の信号の番号と一致する。
について以下その動作を第２図のタイムチャートを用い
て説明する。タイムチャート中に示す（数字）は第１図
の信号の番号と一致する。
まず、表示動作についてはＣＰＵＩから書き込み動作が
行われない場合、従来例の動作と等しいため説明は省略
する。
行われない場合、従来例の動作と等しいため説明は省略
する。
つぎにＣＰＵＩから画像メモリ４に対する書き込み動作
が行われた場合を説明する。
が行われた場合を説明する。
ＣＰＵＩからアドレス信号１１及びデータ信号１２が出
力され、続いて書き込み信号８が出力される。書き込み
信号８の立ち上がりでアドレス信号１１及びデータ信号
１２をアドレスラッチ２５及びデータラッチ２６に保持
する。タイミング発生部２３はマルチプレクサ５に対し
適当なタイミングで画像メモリの接続を切り換え、書き
込み信号発生部２４は適当なタイミングで書き込み信号
２９を発生する。ＣＰＵ側に切り換えるサイクル時間は
、従来例と同じで一つのサイクルの半分である。この時
、従来例と同じで表示すイクルでの読み出しデータが充
分な量であれば、表示画面にノイズを発生させることな
く表示が行える。
力され、続いて書き込み信号８が出力される。書き込み
信号８の立ち上がりでアドレス信号１１及びデータ信号
１２をアドレスラッチ２５及びデータラッチ２６に保持
する。タイミング発生部２３はマルチプレクサ５に対し
適当なタイミングで画像メモリの接続を切り換え、書き
込み信号発生部２４は適当なタイミングで書き込み信号
２９を発生する。ＣＰＵ側に切り換えるサイクル時間は
、従来例と同じで一つのサイクルの半分である。この時
、従来例と同じで表示すイクルでの読み出しデータが充
分な量であれば、表示画面にノイズを発生させることな
く表示が行える。
ＣＰＵＩは書き込むアドレスとデータをラッチに記憶さ
せるため、ＣＰＵＩは直ちに別の作業を行うことが可能
となり、この結果システム全体の動作速度が上がる。
せるため、ＣＰＵＩは直ちに別の作業を行うことが可能
となり、この結果システム全体の動作速度が上がる。
つぎに、書き込み信号発生部２４が画像メモリ４への書
き込み動作中に、ＣＰＵが画像メモリに対して、書き込
み動作を行った時、ＣＰＵの書き込み信号８の立ち下が
りによってレディ信号３１が“Ｌｏｗ レベルになり
ＣＰＵにウェイトが掛かる。書き込みサイクルが終了す
るとレディ信号３１が“Ｈｉｇｈ”レベルになり、ＣＰ
Ｕは通常の動作になる。
き込み動作中に、ＣＰＵが画像メモリに対して、書き込
み動作を行った時、ＣＰＵの書き込み信号８の立ち下が
りによってレディ信号３１が“Ｌｏｗ レベルになり
ＣＰＵにウェイトが掛かる。書き込みサイクルが終了す
るとレディ信号３１が“Ｈｉｇｈ”レベルになり、ＣＰ
Ｕは通常の動作になる。
以上のように本実施例によれば、必要な情報を記憶する
ラッチに情報を記憶させ、画像メモリ４に必要なサイク
ルで書き込み信号２９を発生し、書き込み動作サイクル
中にＣＰＵＩが画像メモリ４にデータを書き込もうとし
た時だけウェイトをかけることにより、ＣＰＵへのウェ
イトを掛ける回数を減少させ、システムの動作速度を上
げることができる。
ラッチに情報を記憶させ、画像メモリ４に必要なサイク
ルで書き込み信号２９を発生し、書き込み動作サイクル
中にＣＰＵＩが画像メモリ４にデータを書き込もうとし
た時だけウェイトをかけることにより、ＣＰＵへのウェ
イトを掛ける回数を減少させ、システムの動作速度を上
げることができる。
発明の効果
本発明はアドレスラッチ、データラッチ、書き込み信号
発生手段を設けることにより、ＣＰＵにウェイトを掛け
ずに画像メモリにデータを書き込むことができ、さらに
画像メモリへのデータ書き込みサイクル中ＣＰＵが画像
メモリへ書き込み動作した時のみウェイトをＣＰＵに掛
けるタイミング発生手段を設けたことにより、システム
の動作速度を上げることができるという効果を得ること
ができる優れた画像メモリ制御装置を実現できるもので
ある。
発生手段を設けることにより、ＣＰＵにウェイトを掛け
ずに画像メモリにデータを書き込むことができ、さらに
画像メモリへのデータ書き込みサイクル中ＣＰＵが画像
メモリへ書き込み動作した時のみウェイトをＣＰＵに掛
けるタイミング発生手段を設けたことにより、システム
の動作速度を上げることができるという効果を得ること
ができる優れた画像メモリ制御装置を実現できるもので
ある。
第１図は本発明の一実施例における画像メモリ制御装置
の構成図、第２図は第１図の動作タイムチャート図、第
３図は従来の画像メモリ制御装置の構成図、第４図は第
３図の動作タイムチャート図である。 １・・・・・・ＣＰＵ、２・・・・・・表示制御装置、
３・・・・・・表示装置、４・・・・・・画像メモリ、
５・・・・・・マルチプレクサ、６・・・・・・タイミ
ング発生部、７・・・・・・書き込み信号発生部、８・
・・・・・書き込み信号、９・・・・・・ＯＲ回路、１
０・・・・・・レディ信号、１１・・・・・・アドレス
信号、１２・・・・・・データ信号、１３・・・・・・
書き込み信号、１４・・・・・・画像メモリ切換え信号
、１５・・・・・・表示アドレス信号、１６・・・・・
・表示データ信号、１７・・・・・・表示データ、１８
・・・・・・表示タイミング信号、１９・・・・・・メ
モリアドレス信号、２０・・・・・・メモリデータ信号
、２１・・・・・・ウェイトタイミング信号、２２・・
・・・・書き込みタイミング信号、２３・・・・・・タ
イミング発生部、２４・・・・・・書き込み信号発生部
、２５・・・・・・アドレスラッチ、２６・・・・・・
データラッチ、２７・・・・・・ラッチアドレス信号、
２８・・・・・・ラッチデータ信号、２９・・・・・・
書き込み信号、３０・・・・・・画像メモリ切換え信号
、３１・・・・・・レディ信号、３２・・・・・・メモ
リアドレス信号、３３・・・・・・メモリデータ信号。
の構成図、第２図は第１図の動作タイムチャート図、第
３図は従来の画像メモリ制御装置の構成図、第４図は第
３図の動作タイムチャート図である。 １・・・・・・ＣＰＵ、２・・・・・・表示制御装置、
３・・・・・・表示装置、４・・・・・・画像メモリ、
５・・・・・・マルチプレクサ、６・・・・・・タイミ
ング発生部、７・・・・・・書き込み信号発生部、８・
・・・・・書き込み信号、９・・・・・・ＯＲ回路、１
０・・・・・・レディ信号、１１・・・・・・アドレス
信号、１２・・・・・・データ信号、１３・・・・・・
書き込み信号、１４・・・・・・画像メモリ切換え信号
、１５・・・・・・表示アドレス信号、１６・・・・・
・表示データ信号、１７・・・・・・表示データ、１８
・・・・・・表示タイミング信号、１９・・・・・・メ
モリアドレス信号、２０・・・・・・メモリデータ信号
、２１・・・・・・ウェイトタイミング信号、２２・・
・・・・書き込みタイミング信号、２３・・・・・・タ
イミング発生部、２４・・・・・・書き込み信号発生部
、２５・・・・・・アドレスラッチ、２６・・・・・・
データラッチ、２７・・・・・・ラッチアドレス信号、
２８・・・・・・ラッチデータ信号、２９・・・・・・
書き込み信号、３０・・・・・・画像メモリ切換え信号
、３１・・・・・・レディ信号、３２・・・・・・メモ
リアドレス信号、３３・・・・・・メモリデータ信号。
Claims (1)
- ＣＰＵと、前記ＣＰＵのアドレス信号を一時的に蓄える
アドレスラッチと、前記ＣＰＵのデータ信号を一時的に
蓄えるデータラッチと、書き込み信号発生手段と、前記
画像メモリにデータを書き込む最中に前記ＣＰＵから書
き込み信号が入力された場合のみウェイト信号を前記Ｃ
ＰＵに対し発生するタイミング発生手段を備えたことを
特徴とする画像メモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327887A JPH03188544A (ja) | 1989-12-18 | 1989-12-18 | 画像メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1327887A JPH03188544A (ja) | 1989-12-18 | 1989-12-18 | 画像メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03188544A true JPH03188544A (ja) | 1991-08-16 |
Family
ID=18204092
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1327887A Pending JPH03188544A (ja) | 1989-12-18 | 1989-12-18 | 画像メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03188544A (ja) |
-
1989
- 1989-12-18 JP JP1327887A patent/JPH03188544A/ja active Pending
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