JPH03190438A

JPH03190438A - 伝送路チェック方式

Info

Publication number: JPH03190438A
Application number: JP33041789A
Authority: JP
Inventors: Hitoshi Asano; 仁浅野
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1989-12-20
Filing date: 1989-12-20
Publication date: 1991-08-20

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概　要〕データ回線のエラーの検出を行う伝送路チェック方式に
関し、簡単な回路を用いて、データ系列ごとにエラー状態をチ
ェックできる伝送路チェック方式を提供することを目的
とし、データを送信する送信部を有する装置とデータを受信す
る受信部を有する装置が伝送路を介して結ばれ、装置間
でデータの送受を行うシステムの、伝送路のチェックを
行う伝送路チェック方式において、送信部に、データを
チェックするためのチェックデータを発生するチェック
データ発生回路を設け、受信部に、チェックデータを受
信し、複数系列又は任意の１系列の受信データのチェッ
クを行うデータチェック回路を設け、データ及び伝送路
のチェックを行うように構成する。

〔産業上の利用分野〕

本発明は、データ回線のエラーの検出を行う伝送路チェ
ック方式の改良に関するものである。

データ通信の伝送路あるいは回線において、その回線状
態の監視は不可欠なものであり、その保守作業を容易に
するためにはデータ系列ごとにエラーを検出する方法が
要求される。しかし、それに伴い回路が複雑になり、又
回路規模が大きくなる。このため、簡単な回路を用いて
、データ系列ごとに伝送路のエラー状態をチェックでき
る伝送路チェック方式が要望されている。

〔従来の技術〕

第４図は従来例の垂直パリティ検出方法による回路の構
成を示すブロック図である。

第５図は従来例の水平パリティ検出方法による回路の構
成を示すブロック図である。

第４図（ａ）に示す垂直パリティ検出方法による回路に
おいて、送信側の装置のパリティ生成部１内の排他的論
理和回路（以下ＥＸ−ＯＲ回路と称する）２及び３に、
４系列のディジタルのデータ■〜■のうち例えばデータ
■と■、及び■と■を加え、それぞれの排他的論理和を
求める。ぞして、ＥＸ−ＯＲ回路２又は３において、２
つの入力が等しい時には“０″、異なる時には“１″を
出力する。

次にＥＸ−ＯＲ回路４にＥＸ−ＯＲ回路２及び３の出力
を加えこれらの排他的論理和を求め、この出力をパリテ
ィデータとしている。例えば第４図（ｂ）に示すように
、データ■〜■がそれぞれａ　−ｄでこれらがすべて“
１”の時のパリティデータをＰｌ（＝０”）、又データ
■〜■がそれぞれＡ−Ｄでこれら４個のデータのうち３
個が“１”、他の１個のデータが“０”の時のパリティ
データをＰ２（＝“１″）とする。これらデータ■〜■
及びパリティデータを伝送路に送出している。

一方、受信側においては、パリティ検出部５内のＥＸ−
ＯＲ回路６及び７にデータ■と■、及び■と■を加え、
それぞれの排他的論理和を求める。これら６及び７の出
力をＥＸ−ＯＲ回路８に加え、ＥＸ−ＯＲ回路８におい
てＥＸ−ＯＲ回路６及び７の出力の排他的論理和を求め
る。例えばデータ■〜■がすべで１１″の時、ＥＸ−Ｏ
Ｒ回路８の出力は“Ｏ″となる。

このＥＸ　ＯＲ−回路８の出力と送信側から送られてき
たパリティデータ（今の場合“Ｏ”）をＥＸ−ＯＲ回路
９に加え、ＥＸ−ＯＲ回路９において両者の排他的論理
和を求める。即ち、データ■〜■とパリティデータとの
照合を行って、パリティアラームを検出している。今の
場合、両者は一致しているためＥＸ−ＯＲ回路９は“０
″を出力しアラームは出さない。

次に第５図（ａ）に示す水平パリティ検出方法による回
路において、例えば送信側のパリティ挿入部１０−１に
おいて、同図ら）に示すａ、ｂ、ｃ、ｄ及びｅからなる
入力データ■にパリティビットｐを付加して伝送路に送
出する（水平パリティ）。入力データ■〜■についても
同様にして行う。

一方、例えば受信側のパリティ検出部１１−１において
、上記データとパリティビットとを照合してパリティア
ラームを検出している。

［発明が解決しようとする課題〕しかしながら上述の回路においては、垂直パリティ検出
方法では、受信側のパリティ検出部５においてデータ■
〜■とパリティデータとの排他的論理和を求めることに
よって、エラーを検出していた。この方法は回路構成が
簡単であるが、どのデータ系列（データ■〜■）の回線
がエラーを発生しているのかを検出することが不可能で
あるという問題点があった。

又、水平パリティ検出方法では、各データ系列ごとにパ
リティ挿入部及びパリティ検出部を用いてエラー検出を
行っていた。しかし、この方法ではそれぞれのデータ系
列のエラーを検出することはできるが、第５図に示すよ
うにそれぞれのデータ系列ごとに速度変換を行いパリテ
ィビットを付加するため、入力されたデータ速度と出力
されるデータ速度が違ってしまう。又、それぞれのデー
タ系列に同じ回路を使用するため、回路が複雑でかつ回
路規模が大きくなるという問題点があった。

したがって本発明の目的は、簡単な回路を用いて、デー
タ系列ごとにエラー状態をチェックできる伝送路チェッ
ク方式を提供することにある。

〔課題を解決するための手段］上記問題点は第１図に示す回路構成によって解決される
。

即ち第１図において、データを送信する送信部１００を
有する装置とデータを受信する受信部５００とを有する
装置が伝送路を介して結ばれ、装置間でデータの送受を
行うシステムの、伝送路のチェックを行う伝送路チェッ
ク方式において、２００は送信部に設けられ、データを
チェックするためのチェックデータを発生するチェック
データ発生回路である。

３００は受信部に設けられ、チェックデータを受信し、
複数系列又は任意の１系列の受信データのチェックを行
うデータチェック回路である。そして、データ及び伝送
路のチェックを行うように構成する。

〔作　用〕

第１図において、チェックデータ発生回路２００におい
て各データ系列からデータを例えば１ビツトずつシフト
して抽出し、それをチェックデータとしてデータとチェ
ックデータを送信部から伝送路に送出する。

一方、受信部では、データとチェックデータを受信しデ
ータ系列毎に又は特定のデータ系列について両者の照合
を行い、データ系列毎に伝送路のエラーのチェックを行
う。

この結果、簡単な回路を用いて、データ系列ごとにエラ
ー状態をチェックすることができる。又、任意のデータ
系列のエラーを検出することもできる。

〔実施例〕

第２図は本発明の実施例の回路の構成を示すブロック図
である。

第３図は実施例の動作を説明するタイムチャートである
。

企図を通じて同一符号は同一対象物を示す。

第２図（ａ）に示す送信側の回路において、データ系列
を４系列としそれぞれデータ■〜■とする。

データ■〜■を論理積回路（以下ＡＮＤ回路と称する）
　２１−１〜２１−４の一方の入力端子に加える。又、
第３図（ａ）に示すようにそれぞれのデータの先頭を示
すデータ先頭ビット（ＦＰ）を４ビツトのシフトレジス
タ２２に入力し、１ビツトごとにシフトしたＳｌ、Ｓ２
、Ｓ３及びＳ４を出力する。この出力３１〜Ｓ４をＡＮ
Ｄ回路２１−１〜２１−４の他方の入力端子に加え、Ａ
ＮＤ回路２１〜２１−４においてそれぞれ前述したデー
タ■〜■との論理積を求める。

第３図（ａ）に示すように、ＡＮＤ回路２１〜２１−４
の出力はそれぞれａ、、ｂ、ｃ、ｄ、Ａ、Ｂ、Ｃ，Ｄ。

１．２．３、・・・となる。この出力を論理和回路（以
下ＯＲ回路と称する）２３に加えてこれら入力の論理和
を求め、第３図（ａ）に示すようにチェックデータ（Ｃ
Ｄ）として出力する。これらチェックデータ（ＣＤ）、
４系列のデータ■〜■及びデータ先頭ピッｌ−（ＦＰ）
を伝送路に出力する。

一方、第２図ら）に示す受信側の回路において、伝送路
からのデータ■〜■を選択回路（以下ＳＥＬと称する）
２４に入力して、後述するＳＥＬ制御回路（以下ＳＥＬ
　Ｃ０ＮＴと称する）２９の出力の制御信号により、１
つの系列のデータを選択して出力する。

又、データ先頭ビット（ＦＰ）をシフトレジスタ２８に
入力して、１ビツトずつシフトした信号（３１〜３４）
を出力する。この出力をＳＥＬ　３０及び５ＥＬＣＯＮ
Ｔ２９に入力する。ＳＥＬ　Ｃ０ＮＴ２９では、後述す
るｃｐＵ　３２の出力の制御信号によりＳＥＬ　２４及
び３０を制御する制御信号を出力する。尚、上述のＳＥ
Ｌ　２４及び３０は、例えば並列に設けた４個のＡＮＤ
回路（図示しない）とこれらＡＮＤ回路の出力の論理和
を求めるＯＲ回路（図示しない）により構成される。

第３図（ｂ）は通常チェックモードの動作を説明するタ
イムチャートであり、データチェックをデータ■、デー
タ■、データ■、データ■と順番にチェックするモード
である。　ＣＰＵ　３２からＳＥＬ　Ｃ０ＮＴ２９へは
通常チェックモードの命令が入力されている。

したがって、シフトレジスタ２８でＦＰが１ビツトずつ
シフトされた信号Ｓ１、Ｓ２、Ｓ３及びＳ４が、そのま
まＳＥＬ　Ｃ０ＮＴ２９からＳＥＬ　２４及び３０に加
えられる。

この結果、ＳＥＬ　２４内のＡＮＤ回路（図示しない）
においてデータ■〜■と信号Ｓ１〜Ｓ４の論理積が求め
られ、更にＯＲ回路（図示しない）においてこれら４個
のＡＮＤ回路の出力の論理和が求められ、第３図（ｂ）
に示すように、伝送路にエラーが発生しなかった時には
送信されたチェックデータ（ＣＤ）と同様の信号り。Ｕ
Ｔとして出力される。

このり。Ｕ、をＡＮＤ回路２５の一方の入力端子に加え
る。

一方、ＳＥＬ　３０からはＳＥＬ　Ｃ０ＮＴ２９の出力
の信号（Ｓｌ、Ｓ２、Ｓ３及びＳ４）により、第３図（
ｂ）に示すＳ。、７を出力する。５ｏＬＩＴはＦＰを入
力した時点から”Ｈ″レベル“１″）であり、これをＡ
ＮＤ回路２５の他方の入力端子に加える。この結果、Ａ
ＮＤ回路２５からはり。ＵＴを出力する。

又、ＳＥＬ　３０の出力のＳ。Ｕ、を＾ＮＤ回路３１の
一方の入力端子に加え、他方の入力端子にはチエ７クデ
ータ（ＣＤ）を加える。するとＳ。ＵＴが“Ｈ”レベル
のためＡＮＤ回路３１からは、ＣＤを出力する。

上記ＡＮＤ回路２５及び３１の出力のり。ＵＴ及びＣＤ
をＥＸ−ＯＲ回路２６に加え、両者の排他的論理和を求
めることにより、一致あるいは不一致を検出し対応する
信号“Ｏ″あるいは“１”を出力する。ＥＸ−ＯＲ回路
２６の出力（“１”又は“０”）をカウンタ２７に加え
、不一致の信号じｌ”）、即ちエラーパルスをカウント
する。このカウンタ２７の出力のエラーパルスのカウン
ト数をＣＰＵ　３２に加え、アラームを発する。

又、第３図（Ｃ）はセレクトチェックモードの動作を説
明するタイムチャートである。このモードについて以下
に説明する。

第２図（ｂ）において、ＣＰＵ　３２から４系列のうち
１つの系列を選択する命令をＳＥＬ　Ｃ０ＮＴ２９に加
える。

例えば２系列目のデータ（データ■）をチェックする場
合、ＣＰＵ　３２から２系列目のデータをチェックする
チェックモード制御信号をＳＥＬ　Ｃ０ＮＴ２９に入力
する。ＳＥＬ　Ｃ０ＮＴ２９は、２系列目の情報を選択
するように例えばリレーの接点（図示しない）が動作し
、制御信号（この場合８２だけ）をＳＥＬ　２４及び３
０に出力する。

この結果、ＳＥＬ　２４からはり。、アとして第３図（
Ｃ）に示すように、２系列目の情報（ｂ、Ｂ、２、・・
）が出力される。又、ＳＥＬ　３０の出力のＳ。Ｕ。

としては、第３図（Ｃ）に示すように、入力されるチェ
ックデータ（ＣＤ）の２系列目の情報を出力するような
パルスが出力される。

ＳＥＬ　２４及び３０の出力のＤ　ＯＬＩ？及び５ＯＬ
ＩＴがへＮＤ回路２５に加えられる結果、ＡＮＤ回路２
５からはり。Ｕｌが出力される。又、５ＯｔｌＴとチェ
ックデータ（ＣＤ）がＡＮＤ回路３１に加えられ、ＡＮ
Ｄ回路３１からは上述したようにＣＤの２系列目の情報
が出力される。そして、ＡＮＤ回路２５及び３１の出力
がＥＸ−ＯＲ回路２６に入力され、Ｉ）ｏｕｔとＣＤの
２系列目のデータとの一致、あるいは不一致が検出され
る。

そして通常チェックモードの場合と同様に、一致した時
には“０”、不一致の時には“１”を出力し、出力がカ
ウンタ２７に加えられ、不一致の信号（“１”）、即ち
エラーパルスがカウントされる。このカウンタ２７の出
力のエラーパルスのカウント数をＣＰＵ　３２に加え、
アラームを発する。

他の系列のデータのチェックの場合についても同様にし
て行う。

この結果、簡単な回路構成によりデータのエラーチェッ
クが可能となる。又、チェック方法はデータ系列を順番
にチェックすることもでき、又、任意のデータ系列を選
択してチェックを行うこともできる。したがって簡易に
あるデータ系列（伝送路）のエラーを検出することがで
きる。

〔発明の効果〕

以上説明したように本発明によれば、簡単な回路構成に
より伝送路のエラーチェックが可能となる。又、チェッ
ク方法はデータ系列を順番にチェックすることもでき、
又、任意のデータ系列を選択してチェックを行うことも
できる。したがって簡易にあるデータ系列（伝送路）の
エラーを検出することができる。

【図面の簡単な説明】

第１図は本発明の原理図、第２図は本発明の実施例の回路の構成を示すブロック図
、第３図は実施例の動作を説明するタイムチャート、第４図は従来例の垂直パリティ検出方法による回路の構
成を示すブロック図、第５図は従来例の水平パリティ検出方法による回路の構
成を示すブロック図である。図において２００はチェックデータ発生回路、３００はデータチェック回路を示す。１　々　や　、ｏｏｅ・　さ ○ Ｏ ■ ■ Ｖ〕す０Ｕつ（α）（ｂ）第図

Claims

【特許請求の範囲】複数系列のデータを送信する送信部（１００）を有する
装置と該データを受信する受信部（５００）を有する装
置が伝送路を介して結ばれ、該装置間でデータの送受を
行うシステムの、該伝送路のチェックを行う伝送路チェ
ック方式において、該送信部に、データをチェックするためのチェックデー
タを発生するチェックデータ発生回路（２００）を設け
、該受信部に、該チェックデータを受信し、該複数系列又
は任意の１系列の受信データのチェックを行うデータチ
ェック回路（３００）を設け、該データ及び伝送路のチ
ェックを行うようにしたことを特徴とする伝送路チェッ
ク方式。