JPH0319047A - メモリ制御方法および装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は、情報処理装置のメモリ制御方式に係り、ペー
ジモード、スタティックカラムモード等の高速アクセス
モードを備えたＤＲＡＭのメモリアクセスに好適なメモ
リ制御方式に関する。

［従来の技術］ 近年、半導体メモリの高速化により１ＭＯ３のＤＲＡＭ
であってもアクセス時間が１００ナノ秒５゜ 以下の素子が市販されている。これらのＤＲＡＭの中に
は通常アクセスモードに加えて、高速にリート、ライト
ができる高速アクセスモードを備えたものも開発されて
いる。

Ｄ　ＲＡ　Ｍの通常アクセスモードでは、アクセスする
アドレスは行（ロウ）アドレス、列（コラム）アドレス
の２回に分けてＤＲＡＭに与える必要がある。一方、ペ
ージモードなど高速アクセスモードを備えたＤＲＡＭで
は、アクセスすべき行アドレスが直前にアクセスした行
アドレスと一致するときには、列アドレスを与えるだけ
で高速にアクセスすることができる。

従来、これらの高速アクセスモードを備えたＤＲＡＭか
らなるメモリの制御方式としては、特開昭６１−４２７
９３号公報に記載されているようなものがある。これは
、補助メモリに予め前回のアクセスされた行アドレスを
記憶させておき１次のアクセス時に主記憶装置に与えら
れたアドレスのうち行アドレスに対応する部分が補助メ
モリの記憶内容と一致、すなわちヒツトした場合、列ア
ドレスだけを与えるように構成したものである。これに
より、行アドレスがヒツトしたときはＤＲＡＭを高速ア
クセスモードで動作させることができる。

このような従来のメモリシステムの構成および動作を第
６図を用いて説明する。

同図において、１０はＣＰＵである。１１は、ヒツト判
定回路であり、前回アクセスした行アドレスを記憶し、
次のアクセスの行アドレスが前回アクセスした行アドレ
スと一致した場合には、制御信号１７をタイミング制御
回路１２に与える。

１２は、タイミング制御回路であり、メモリ１６の制御
、アドレスセレクタ１３の制御４８号の生成などを行う
。１３はアドレスセレクタであり、ＣＰＵ１０またはＤ
ＭＡＣ１４の出力したアドレス１８に栽づきメモリ１６
に与える行アドレス、列アドレスの切換えを行う。メモ
リ１６には、タイミング制御回路１２から制御信号ＲＡ
Ｓ　２１、ＣＡＳ２２、マルチプレクスされたアドレス
２３が入力されている。２６はＣＰＵｌ０に対するバス
・ホールド要求信号（以下、−ＨＲＱ）、２７はＤＭＡ
Ｃ１４に対するホールド・アクノリッジ信号（以下、Ｈ
Ｌ　Ｄ　Ａ　）であり、このＨＬＤＡがアクティブのと
き、ＤＭＡＣ１４がバス・マスクとなる。なお、各信号
名上のバーは負論理を表わすが、以下、省略する。

次にその動作について説明する。ヒツト判定回路１１で
記憶されている行アドレスがクリアされているとする。

ＣＰＵｌ０が出力したアドレス１８をヒツト判定回路１
１は、前回アクセスした行アドレスと比較する。前回ア
クセスした行アドレスはクリアされているため、前回の
行アドレスと今回の行アドレスは一致しない（以下ミス
ヒツトという）。ヒツト判定回路１１はタイミング制御
回路１２に対し、制御信号１７を出力し、ミスヒツトで
あると伝達する。これに応じてタイミング制御回路１２
は、メモリ１６を高速なページモードアクセスではなく
、通常アクセスモードでアクセスを行う。その動作は、
ＲＡＳ２１が立下る前に切換信号２５をアドレスセレク
タ１３に出力し、ＣＰＵｌ０からのアドレス１８を選択
し、行アドレスをアドレスバス２３を通してメモリ１６
に与える。メモリ１６は、与えられた行アドレスをＲＡ
Ｓ２１の立下りで内部に取り込む。その後。

タイミング制御回路１２はアドレスセレクタ１３に出力
していた切換信号２５を列アドレスが選択されるように
制御する。この列アドレスもアドレスバス２３を通し、
メモリ１６に入力される。メモリ１６は行アドレスの場
合と同様、ＣＡＳ２２の立下りで列アドレスを内部に取
り込む、メモリ１６は与えられた行アドレスと列アドレ
スに対応するデータを選択する１以上で１回のＣＰＵｌ
０のメモリ１６に対するアクセスを終了する。また、次
のアクセスでＣＰＵｌ０から出力したアドレス１８をヒ
ツト判定回路１１は、内部に保持している前回アクセス
時の行アドレスと今回の行アドレスを比較する。もし、
ミスヒツトの場合は、メモリ１６を通常アクセスモード
で制御するよう、タイミング制御回路１２に制御信号１
７を与える。

これに応じてタイミング制御回路１２は、ヒツトの場合
には、ＲＡＳ２１をアクティブにしたまま、列アドレス
を第７図のＣ０Ｌ１からＣ０Ｌ２に変化させて、メモリ
１６に与えページモードアクセスを行うよう制御する。

このように行アドレスが前回のアクセスした行アドレス
と一致している場合は、第７図のようにＲＡＳ２１をア
クティブにしたまま、列アドレスをＣ０Ｌ２、Ｃ０Ｌ３
、Ｃ０Ｌ４．・・・と変化させ、ＣＡＳ２２で内部に取
り込むだけで、メモリ１６に対し高速にアクセスを行う
ことができる。なぜならば１通常アクセスモードのよう
にＲＡＳ２１のプリチャージ時間が必要ないからである
。また、ＣＰＵｌ０がバス・マスクではなくＤＭＡＣ１
４がバス・マスクであるときも、同様の動作を行える。

［発明が解決しようとする課題］ このような高速メモリシステムに１例えば、１ビツト構
成のＩＭビットＤ　ＲＡ　Ｍを用いて、連続したアドレ
スでメモリに対してアクセスを行うと、原理的には２１
ｏ＝１０２４回連続して高速なページモードでメモリを
アクセスできる。なぜならば。

１ビツト構成のＩＭビットＤＲＡＭは、行アドレス、列
アドレスいずれも１０ビツト（＝２−０アドレス）とな
るからである、そのためには、１回のメモリアクセスが
２００　ｎｓで終了するとすれば、２００ｎｓＸ１０２
４回＝　２０４８００　ｎｓ　＝　２０４　、８　Ｌ１
８の間、ＲＡＳ信号はアクティブ（“Ｌ”レベル）とな
る必要がある。ところが、このＲＡＳパルス幅時間には
制限があり、この時間は、例えば−殻内なＩＭビットＤ
ＲＡＭの場合では、１００００ｎｓ（＝　１０μｓ）で
ある。

一方、ＤＲＡＭでは、従来８μｓ等の一定時間に１回の
割合で定期的にリフレッシュ動作を行っており、そのた
めにＲＡＳを上記一定時間以上継続してアクティブにす
ることがなく、上記のような問題は生じなかった。

しかしながら、ＤＲＡＭ素子自体の改良あるいはメモリ
アクセス効率向上のためのリフレッシュ技術の改良によ
り上記リフレッシュ間隔の長時間化がするようになり、
これに伴って、連続してページモードサイクルでメモリ
をアクセスすると、ＲＡＳパルス幅時間の制限を越えて
しまうという事態が生じるようになった。

したがって、ＲＡＳパルス幅時間の制限を越えて高速ア
クセスモードを継続しようとすると、意図するアドレス
とは別のアドレスへのデータの書き込み、あるいは別の
アドレスからのデータの読み出し等の誤動作を招来する
おそれが生じた。

本発明の目的は、ページモード等の高速なメモリアクセ
スモードで連続してメモリに対してアクセスを行っても
、ＤＲＡＭの読み書きの誤動作をを生じさせないメモリ
制御方式および装置を提供することにある６ ［課題を解決するための手段］ 上記目的を達成するために１本発明によるメモリ制御方
式は、アクセスしようするアドレスの行アドレスが直前
にアクセスしたアドレスの行アドレスと一致するか否か
を判定し、一致する場合には高速アクセスモードでダイ
ナミックＲＡＭをアクセスするメモリ制御方式において
、上記行アドレス取り込み信号がアクティブであるアク
ティブ時間を計測し、該計測した時間が予め定めた時間
に達したとき、上記高速アクセスモードを通常アクセス
モードに切り換えるようにしたものである。

本発明による他のメモリ制御方式は、アクセスしようす
るアドレスの行アドレスが直前にアクセスしたアドレス
の行アドレスと一致するか否かを判定し、一致する場合
には高速アクセスモードでメモリをアクセスするメモリ
制御方式において。

上記行アドレスが連続して一致した回数を計数し。

該計数値が予め定めた一定値に達したとき、上記高速ア
クセスモードを通常アクセスモードに切り換えるように
したものである。

本発明によるメモリ制御装置は、高速アクセスモードを
有するダイナミックＲＡＭを制御するメモリ制御装置で
あって、上記ダイナミックメモリへ与える行および列ア
ドレスを切り換えるアドレス選択手段と、該アドレス選
択手段の切換制御信号、上記ダイナミックメモリの行ア
ドレス取り込み信号および列アドレス取り込み信号を生
成するタイミング制御手段と、アクセスしようするアド
レスの行アドレスが直前にアクセスしたアドレスの行ア
ドレスと一致するか否かを判定し、該判定結果に応じて
上記タイミング制御手段を制御することにより、高速ア
クセスモードおよび通常アクセスモードを切り換えるヒ
ツト判定手段と、上記行アドレス取り込み信号のアクテ
ィブ時間を計測する計測手段と、該計測手段の計測値を
、予め定めた一定値と比較する比較手段と、該比較手段
の比較結果により上記判定手段の出力を無効にするマス
ク手段とを備えたものである。

本発明による他のメモリ制御装置は、高速アクセスモー
ドを有するダイナミックＲＡＭを制御するメモリ制御装
置であって、上記ダイナミックメモリへ与える行および
列アドレスを切り換えるアドレス選択手段と、該アドレ
ス選択手段の切換制御信号、上記ダイナミックメモリの
行アドレス取り込み信号および列アドレス取り込み信号
を生成するタイミング制御手段と、アクセスしようする
アドレスの行アドレスが直前にアクセスしたアドレスの
行アドレスと一致する（ヒツトする）か否かを判定し、
該判定結果に応じて上記タイミング制御手段を制御する
ことにより、高速アクセスモードおよび通常アクセスモ
ードを切り換えるヒツト判定手段と、該ヒツト判定手段
の連続ヒツト回数を計数する計測手段と、該計測手段の
計測値を、予め定めた一定値と比較する比較手段と、該
比較手段の比較結果により上記判定手段の出力を無効に
するマスク手段とを備えたものである。

上記ダイナミックＲＡＭをアクセスする装置がダイレク
トメモリアクセス制御装置である場合には、上記ヒツト
判定手段の一致出力を常時無効とする手段を設けてもよ
い。

なお、高速アクセスモードの例としては、ページモード
、スタティックコラムモー１くが挙げられるが、これら
に限るものではなく、高速アクセスモードの継続時間に
上限があるものであれば本発明を適用することができる
。

［作　用］ 本発明によるメモリ制御方式では、予め許容できるＲＡ
Ｓアクティブ時間の上限値を記憶手段に設定しておき、
メモリアクセス時に計測手段によリＲＡＳアクティブ時
間を計測して、その計測値を上限値と比較し、この比較
結果に応じて高速アクセスモードを抑止する。すなわち
、設定した上限値より計測値が大きくなった場合は、高
速アクセスモードが適用できるヒツト状態であっても、
高速アクセスモードではなく通常アクセスモードでメモ
リを制御する。

高速アクセスモードの抑止の判定は、上記ＲＡＳアクテ
ィブ時間を基準とする代わりに、ヒツト判定手段の連続
したヒツト回数を基準としてもよい。

本発明により、メモリに対して連続的に高速メモリアク
セスモードでアクセスを行っても、ＲＡＳパルス幅がメ
モリの仕様を満足しなくなることはないので、別アドレ
スへのデータ書き込み、別アドレスからのデータ読み出
し等の誤動作が生じることはない。

［実施例］ 以下、本発明によるメモリ制御装置の実施例について詳
細に説明する。

まず、第１図および第２図に、第１の実施例の構成を示
す。

同図中、第６図の従来装置と同様、１ｏはＣＰＵ、１１
はヒツト判定回路であり、前回アクセスした行アドレス
を記憶し、次のアクセスの行アドレスが前回アクセスし
た行アドレスと一致した場合には、制御信号１７を出力
する。１２はタイミング制御回路であり、メモリ１６の
制御、アドレスセレクタ１３の制御信号の生成を行う。

１３はアドレスセレクタであり、ＣＰＵｌ０またはＤＭ
ＡＣ１４の出力したアドレス１８からメモリ１６に与え
る行アドレス、列アドレスを切換選択する。メモリ１６
には、タイミング制御回路１２から、制御信号ＲＡＳ２
１、ＣＡＳ２２、マルチプレクスされたアドレス２３が
入力される。

２６はＣＰＵｌ０に対するＤＭＡＣ１４のバス・ホール
ド要求信号ＨＲＱ、２７はＤＭＡＣ１４に対するＣＰＵ
ｌ０のホールド・アクノリッジ信号ＨＬ　Ｄ　Ａであり
、この信号がアクティブのとき、ＤＭＡＣ１４がバス・
マスクとなる０本実施例ではこの構成に対してさらに以
下の要素を追加している。すなわち、３１はＲＡＳパル
ス幅の時間を設定する記憶手段である。３２はタイミン
グ制御回路１２の出力するＲＡＳ信号２１を計測する計
１ｆｌ１１手段であり、ＲＡＳ信号２１がｔ４Ｈ”レベ
ルのとき初期化される。３３は記憶手段３１の設定値３
５と計測手段３２の計測値３６とを比較する比較手段で
あり、設定値３５より計測値３６の方が大きい場合には
、制御信号３０をマスク手段（論理積回路）３４に出力
し、制御信号１７をマスク（無効化）する。計測手段３
２は、例えば第８図のようにカウンタ３２１とクロック
発生器３２２により構成できる。すなわちカウンタ３２
１のクロック入力にクロック発生器３２２とより出力し
ているクロック信号を接続し、クリア入力にはＲＡＳ信
号２１を接続する。

次に、第１の実施例装置の動作について説明する。第１
図のバス１８の斜線部はＣＰＵｌ０がバスマスタである
ことを示している。

まず、記憶手段３１には、メモリの仕様に合ったＲＡＳ
パルス幅の時間を設定しておく。また、ヒツト判定回路
１１で記憶されている行アドレスがクリアされていると
する。ＣＰＵｌ０が出方したアドレス１８の行アドレス
をヒツト判定回路１１は、前回アクセスした行アドレス
と比較する。

前回アクセスした行アドレスはクリアされているため、
前回の行アドレスと今回の行アドレスは一致せず、ミス
ヒツトとなる。このとき、ヒツト判定回路１１は、マス
ク手段３４に制御信号１７によりミスヒツトである旨タ
イミング制御回路１２へ通知する。このとき設定値３５
は計測値３６より大きい。なぜならば、ＲＡＳ信号２１
はＩＩ　Ｆｒ　１ルベルであり、計測手段３２は初期化
されているからである。そのため、制御信号１７はマス
ク手段３４ではマスクされないので、ミスヒツトである
とタイミング制御回路１２に伝達される。このときタイ
ミング制御回路１２は、メモリ１６をぺ−ジモードアク
セスではなく、通常アクセスモードでアクセスを行う、
その動作は、ＲＡＳ信号２１が立下る前に切換信号２５
をアドレスセレクタ１３に出力し、ＣＰＵｌ０からのア
ドレス１８を選択し、行アドレスをアドレスバス２３を
介してメモリ１６に与える。メモリ１６は、与えられた
行アドレスをＲＡＳ２１の立下りで内部に取り込む、こ
のとき、計測手段３２は、ＲＡＳ信号２１の立下りから
計測を開始する。すなわち、計測手段３２内部のカウン
タ３２１のクリアが解除され、クロック発生器３２２の
カウントを開始する。その後、タイミング制御回路１２
は、アドレスセレクタ１３に出力していた切換信号２５
を、列アドレスが選択されるように制御する。この列ア
ドレスもアドレスバス２３を介してメモリ１６に入力さ
れる。メモリ１６は、行アドレスの場合と同様、ＣＡＳ
２２の立下りで列アドレスを内部に取り込む、メモリ１
６は与えられた行アドレスと列アドレスに対応するデー
タを選択する０以上で１回のＣＰＵｌ０のメモリ１６に
対するアクセスを終了する。

次のアクセスでＣＰＵｌ０から出力したアドレス１８を
ヒツト判定回路１１は、内部に保持している前回アクセ
ス時の行アドレスと今回の行アドレスを比較する。もし
、ミスヒツトの場合はメモリ１６を通常アクセスモード
で制御するよう、タイミング制御回路１２に制御信号１
７を与える。

この場合には、計測手段３２は初期化される。また、ヒ
ツトの場合には、タイミング制御回路１２は、ＲＡＳ２
１をアクティブにしたまま１列アドレスを第７図のＣＯ
Ｌ　１からＣ０Ｌ２に変化させてメモリ１６に与え、ペ
ージモードアクセスを行うよう制御する。

このように、行アドレスが前回のアクセスした行アドレ
スと一致している場合は、第７図のようにＲＡＳ２１を
アクティブにしたまま、列アドレスをＣ０Ｌ２．Ｃ０Ｌ
３．Ｃ０Ｌ４・・と変化させ、ＣＡＳ２２で内部に取り
込むだけで、メモリ１Ｇに対し高速にアクセスを行うこ
とができる。この場合、計測手段３２は、ＲＡＳアクテ
ィブ時間を計測しつづける。連続してメモリ１６に対し
、ページモードでアクセスを行いつづけ、計測値３６が
設定値３５より大きくなった場合には、比較手段３３は
マスク手段３４に対し、マスク信号３０を出力する。マ
スク信号３０が出力された後のアクセスがヒツトであっ
ても、マスク手段３４でマスクされ、タイミング制御回
路１２には、ミスヒツトであると伝達される。これに応
じて、タイミング制御回路１２は、メモリ１６をページ
モードアクセスではなく、ＲＡＳ信号２１をインアクテ
ィブにして、通常アクセスモードで制御を行う。

このとき、計測手段３２は再び初期化される。このよう
に、連続してページモードアクセスがメモリ１６に対し
て、行われてもＲＡＳパルス幅がメモリ仕様を満足しな
くなる前に１通常アクセスモードでメモリ１６を制御す
ることにより、メモリアクセスの不具合が解消できる。

そのため、書き込み、読み出しアドレスとは別のアドレ
スへデータを書き込んでしまったり、別のアドレスから
データを読み出してしまうことはない。

また、第２図のバス１８の斜線部に示すように、ＤＭＡ
Ｃ１４がバスマスタである場合も、第１図と同様の動作
で、同じ効果が得られる。

第３図は、本発明によるメモリ制御装置の第２の実施例
の構成を示している。

この実施例では、第１図のＲＡＳパルス幅の時間を計測
する手段の代わりに、ヒツト判定回路１１の出力する制
御信号１７を計測する。そのために、計測手段３２を設
けている。この計測手段３２は例えば第９図のように、
カウンタ３２１で構成できる。すなわち、カウンタ３２
１のクロック入力に制御信号１７を入力し、そのパルス
の回数をカウントする。またクリア入力には、タイミン
グ制御回路１２からの初期化信号９１を入力し。

カウンタ３２１の初期化を行う。また、連続してページ
モードでアクセスできる回数の上限値、すなわち連続し
てヒツトする回数を設定しておく手段として、記憶手段
３１を設けている。比較手段３３は、記憶手段３１の設
定値３５と計測手段３２の計測値３６を比較し、その結
果をマスク信号３０として、マスク手段３４に出力する
。

メモリ１６を連続してページモードで動作させると、計
測手段３２はヒツト判定回路１１からの制御信号１７を
ミスヒツトになるまで計数する。

この計測値３６が設定値３５より大きくなった場合には
、比較手段３３がマスク信号３０を出力し。

マスク手段３４で制御信号１７をマスクする。そのため
、ヒツト判定回路１１がヒツトであると判定しても、タ
イミング制御回路１２にはミスヒツトであると伝達され
る。そこで、タイミング制御回路１２はメモリ１６をペ
ージモードアクセスではなく、通常アクセスモードで制
御するとともに、計測手段３２に対して初期化信号９１
を出力し、初期化する。

また、第４図に示すように、ＤＭＡＣ１４がバスマスタ
である場合も、第３図のＣＰＵｌ０がバスマスタである
場合と同様の動作で同じ効果が得られる。

第５図は、さらに他の実施例の構成を示す。この実施例
は、ＤＭＡＣ１４がバスマスタのときには、メモリ１６
を強制的に通常モードアクセスで制御するものである。

そのために、ＨＬ　Ｄ　Ａ　（３号２７をマスク手段３
４に入力している。マスク手段３４へのマスク信号３０
の生成手段は、図示省略しているが、第１図のＲＡＳパ
ルス幅を基準とするもの、あるいは、第３図のヒツト回
数を基準とするもののいずれをも用いうる。

この実施例では、ＤＭＡＣ１４が、ＣＰＵｌ０に対して
ＨＲＱ信号２６をアクティブにすると、ＣＰｔＪｌｏは
ＨＬＤＡ信号２７をアクティブにし、バス主導権をＤＭ
ＡＣ１４に渡す。同時に、ＨＬＤＡ信号２７はマスク信
号として、マスク手段３４に入力される。そのため、ヒ
ツト判定回路１１がヒツトであると判定しても、タイミ
ング制御回路１２には、ミスヒラＩ−であると伝達され
る。

その結果、タイミング制御回路１２は ＤＭＡＣ１４がバスマスタである間、メモリ１６をペー
ジモードアクセスではなく１通常アクセスモードで制御
する。

以上の各実施例ではページモードアクセスについて説明
したが、スタティックカラムモード等の他の高速アクセ
スモードにおいても同様である。

また、例えばスタティックカラムモードアクセスにおい
ては、ＲＡＳ信号だけでなくＣＡＳ信号についても、本
発明を適用することが可能である。

［発明の効果］ 本発明によれば、連続的にメモリに対して高速アクセス
モードでアクセスしても、ＲＡＳパルス幅時間がメモリ
仕様を満足しなくなる１肪に、強制的に通常アクセスモ
ードに切り換えるようにしたので、ＲＡＳパルス幅時間
の制限を越えて、メモリに対しページモードでアクセス
しつづけることがなくなり、その結果、アクセスすべき
アドレスとは異なったアドレスにデータを間違って書き
込んだり、間違ったデータを読み出してしまうことがな
くなる。

【図面の簡単な説明】

第１図および第２図は本発明の第１の実施例の構成を示
すブロック図、第３図および第４図は本発明の第２の実
施例の構成を示すブロック図、第５図は本発明の他の実
施例の構成を示すブロック図、第６図は従来技術の高速
メモリシステムのブロック図、第７図はＤＲＡＭのペー
ジモードアクセスのタイミングチャート、第８図は第１
の実施例の計測手段の構成例を示すブロック図、第９図
は第２の実施例の計測手段の構成例を示すブロック図で
ある。 １１・・・ヒツト判定回路、１２・・・タイミング制御
回路、３１・・・記憶手段、３２・・・計測手段、３３
比較手段、３２１・・・カウンタ、３２２・・・クロッ
ク発生器。

Claims (1)

1. 【特許請求の範囲】 １、アクセスしようするアドレスの行アドレスが直前に
   アクセスしたアドレスの行アドレスと一致するか否かを
   判定し、一致する場合には高速アクセスモードでダイナ
   ミックＲＡＭをアクセスするメモリ制御方式において、 行アドレス取り込み信号がアクティブであるアクティブ
   時間を計測し、該計測した時間が予め定めた時間に達し
   たとき、上記高速アクセスモードを通常アクセスモード
   に切り換えることを特徴とするメモリ制御方式。 ２、アクセスしようするアドレスの行アドレスが直前に
   アクセスしたアドレスの行アドレスと一致するか否かを
   判定し、一致する場合には高速アクセスモードでメモリ
   をアクセスするメモリ制御方式において、 上記行アドレスが連続して一致した回数を計数し、該計
   数値が予め定めた一定値に達したとき、上記高速アクセ
   スモードを通常アクセスモードに切り換えることを特徴
   とするメモリ制御方式。 ３、高速アクセスモードを有するダイナミックＲＡＭを
   制御するメモリ制御装置であって、上記ダイナミックメ
   モリへ与える行および列アドレスを切り換えるアドレス
   選択手段と、該アドレス選択手段の切換制御信号、上記
   ダイナミックメモリの行アドレス取り込み信号および列
   アドレス取り込み信号を生成するタイミング制御手段と
   、 アクセスしようするアドレスの行アドレスが直前にアク
   セスしたアドレスの行アドレスと一致するか否かを判定
   し、該判定結果に応じて上記タイミング制御手段を制御
   することにより、高速アクセスモードおよび通常アクセ
   スモードを切り換えるヒット判定手段と、 上記行アドレス取り込み信号のアクティブ時間を計測す
   る計測手段と、 該計測手段の計測値を、予め定めた一定値と比較する比
   較手段と、 該比較手段の比較結果により上記判定手段の出力を無効
   にするマスク手段と を備えたことを特徴とするメモリ制御装置。 ４、高速アクセスモードを有するダイナミックＲＡＭを
   制御するメモリ制御装置であって、上記ダイナミックメ
   モリへ与える行および列アドレスを切り換えるアドレス
   選択手段と、該アドレス選択手段の切換制御信号、上記
   ダイナミックメモリの行アドレス取り込み信号および列
   アドレス取り込み信号を生成するタイミング制御手段と
   、 アクセスしようするアドレスの行アドレスが直前にアク
   セスしたアドレスの行アドレスと一致する（ヒットする
   ）か否かを判定し、該判定結果に応じて上記タイミング
   制御手段を制御することにより、高速アクセスモードお
   よび通常アクセスモードを切り換えるヒット判定手段と
   、該ヒット判定手段の連続ヒット回数を計数する計測手
   段と、 該計測手段の計測値を、予め定めた一定値と比較する比
   較手段と、 該比較手段の比較結果により上記判定手段の出力を無効
   にするマスク手段と を備えたことを特徴とするメモリ制御装置。 ５、上記ダイナミックＲＡＭをアクセスする装置がダイ
   レクトメモリアクセス制御装置である場合には、上記ヒ
   ット判定手段の一致出力を常時無効とする手段を有する
   ことを特徴とする請求項３または４記載のメモリ制御装
   置。