JPH04230562A

JPH04230562A - リソース・マスタ装置およびそのデイジーチェイン装置

Info

Publication number: JPH04230562A
Application number: JP21940991A
Authority: JP
Inventors: Gerald Donald Boldt; ジェラルド・ドナルド・ボルト; Stephen Dale Hanna; ステファン・デール・ハンナ; Robert Eric Vogelsberg; ロバート・エリック・ボゲルスバーグ
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1990-09-28
Filing date: 1991-08-06
Publication date: 1992-08-19
Anticipated expiration: 2010-05-15
Also published as: EP0478487A3; EP0478487A2; JPH0743691B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、システム・リソースへ
のアクセスに対するアービトレーションに係り、詳しく
はバス・アービトレーション、特に、通常はシステム・
バスであるシステム・リソースに対する複数の同時リク
エストのうち１つへの割当てを決定するプロセスである
デイジーチェイン・アービトレーションに関する。

【０００２】

【従来の技術】通常、電子コンピュータ・システムは、
プロセッサが有効に機能するために入出力装置にアクセ
スすることを必要とする。最も効率的に動作するために
、このような装置は中央プロセッサとは独立に動作する
。即ち、中央演算処理装置により入出力装置を制御して
いた初期のコンピュータ・システムとは異なり、最近の
設計では処理機能を入出力装置内に移し、中央プロセッ
サと入出力装置が同時にかつ独立に動作するように構成
している。しかしながら、多くの場合に、入出力装置は
、他の装置と、また中央プロセッサと共有するリソース
にアクセスしなければならない。例えば、主メモリは共
有リソースとなっている場合が多く、システム・バスを
介してアクセスされる。この場合、中央プロセッサは主
メモリに記憶されたデータに作用し、また幾つかの装置
はシステム外からのデータを主メモリに記憶して処理に
供するために用いられ、一方、他の装置は主メモリから
データを読み出し、システム外での使用、例えば計算お
よび処理結果の印字に供する。

【０００３】中央プロセッサの作業との干渉を低減させ
るために、ダイレクト・メモリ・アクセス（ＤＭＡ）と
して知られる手法が用いられ、中央プロセッサの介入を
要求することなしに、メモリからのまたはメモリへの読
み出しまたは書き込みを装置ができるようにしている。メモリ内でのデータ記憶場所のアドレスは装置に記憶さ
れ、１サイクル以上の間にこのメモリをアドレスするた
めに使用され、一方、中央プロセッサおよび他の装置は
そのメモリへのアクセスが禁止される。このＤＭＡプロ
セスは、これがメモリへのアクセスを規則的，定期的に
必ずしも要求しないことから割込み手順として動作し、
非同期的にアクセスするために中央システムに割込み動
作する。このようなプロセスはサイクル・スチールとも
呼ばれる。

【０００４】中央プロセッサを含む全ての装置は、個別
信号を識別する方法がないので、メモリ・バスに同時に
アクセスすることはできない。従って、リソース・リク
エストは、全ての装置の要件を満足するようにアービト
レートしなければならない。

【０００５】デイジーチェイン・アービトレーション方
式では、全ての装置、例えばバスに関わるバス・マスタ
はリソース（バス）グラント信号に対して直列に、また
リソース（バス）リクエスト信号に対して並列に結合さ
れる。バス・マスタがバスへのアクセスを要求するとき
は、このバス・マスタはバス・リクエスト信号を活動化
し、バス・グラント信号を待つ。バス・グラント信号は
、バスに対するアクセスを要求しているバス・マスタに
達するまでに、バス・マスタの直列チェインをパスされ
る。チェイン中の各々のバス・マスタは、それが受けた
バス・グラント信号を抽出し、バスを制御するかまたは
チェイン中の次のバス・マスタに出力バス・グラント信
号、即ちパスされたバス・グラント信号を発生する。

【０００６】従来のデイジーチェインすなわち、環状連
鎖装置の設計では、バス・グラント信号を抽出し、この
信号をリーディングおよびトレイリング・エッジにおい
てローカル・クロックに同期させている。両エッジでの
同期化は、各々の装置がそれ自身の内部使用のためのロ
ーカル・クロックを有することから必要であると考えら
れた。これは安全な方法ではあるが、性能を劣化させる
という欠点がある。

【０００７】

【発明が解決しようとする課題】デイジーチェインにお
けるバス・グラント信号のタイミングは、バス・マスタ
の個数と種類およびチェイン内での各々のバス・マスタ
の位置に従って大きく変化する。即ち、チェイン中の最
初のバス・マスタは通常は非常に高速のバス・グラント
応答を受けるが、チェイン中の最後のバス・マスタは応
答のためにかなりの時間待たなければならない。１つの
バス・マスタから次のバス・マスタへのデイジーチェイ
ンを通してのバス・グラント信号の変化の伝播の間に、
バス・マスタによる正しくない動作をもたらす幾つかの
状態が発生する。

【０００８】例えば、高速バス・マスタは、各々のバス
・マスタがリーディング・エッジおよびトレイリング・
エッジでバス・グラント信号に同期しないとき、１サイ
クルにわたるバス・グラント信号の非活動化と、全く短
い他のサイクルにわたるバス・グラント信号の活動化と
の間の時間をもたらす。短縮された非活動化信号状態は
、信号（状態）が失われるまで、チェインの連続するバ
ス・マスタの抽出を遅らせることにより低減できる。

【０００９】他のハザードが、チェインの端部に配置さ
れたバス・マスタに対して存在する。これらの装置では
、チェインに沿いこれらの装置に伝播するバス・グラン
ト信号の非活動化に対してかなりの長さの時間が存在す
る。バス・マスタ内部サイクルがこの伝播遅延量より短
いときは、前回のサイクルからのバス・グラント信号は
現在のサイクルに対する新しいバス・グラント信号とし
て間違って抽出される。

【００１０】このような問題がある結果、従来のデイジ
ーチェイン・アービトレーション方式はバス・マスタの
特定の組，順序，および種類に対して設計された。しか
し、特定のタイミング状態に対してデイジーチェインを
設計する要件は、システムの一般性を厳しく制限する。バス・マスタの個数と種類並びに順序は、潜在的なタイ
ミング・ハザードを回避するために制限される。

【００１１】米国特許第４，６６０，１６９号明細書に
は、バス肯定応答（グラント）信号が同期遅延を受けず
に受信されたとき、バス・マスタがバスの制御を把握す
ることを可能にする非同期式デイジーチェインが示して
ある。このバス・マスタは、ローカル・バス・リクエス
ト要求信号が出されてバス・マスタがバスに対するその
必要性を決定するときにパスされるバス・グラント信号
の安定性を保証する前に、ラッチの設定を短時間遅延さ
せることにより同期化ラッチの設定を禁止してチェイン
の次のバス・マスタにバス・グラント信号をパスさせる
ことを防止するように作用する。バス・マスタがバスの
制御を要求するときは、バス・マスタは、そのバス制御
の把握を完了し、当該バス・マスタが制御を行っている
ことをバス・アービタにシグナルするのに十分長く同期
化ラッチ設定を遅延させることを継続する。本願発明は
、ラッチ設定時の遅延を排除し、バス・マスタが制限個
数を越えたときに生じるタイミング問題を排除すること
にある。

【００１２】

【課題を解決するための手段】本発明の目的は、バス・
グラント信号のトレイリング・エッジをローカル・クロ
ックに同期させることを不要にする設計を提供すること
にある。このトレイリング・エッジは、バス・マスタの
内部同期状態マシンと無関係な論理回路を制御する。こ
の設計は、潜在的なタイミング・ハザードを回避し、ロ
ーカル・クロックとのトレイリング・エッジの同期化の
必要性から課されるタイミング制限を排除する。

【００１３】本発明によれば、リソース・マスタのデイ
ジーチェインは、リソース・リクエスト信号を供給し、
リソース・グラント信号を受信し、更にリソース・マス
タからリソース・リクエスト信号が供給されたときリソ
ースを制御する機能を有するリソース・マスタで構成さ
れる。リソース・グラント信号は、リソース・マスタか
らリソース・リクエスト信号が供給されなかったときチ
ェインの次のマスタに送出されるが、この送出はリソー
ス・グラント信号の非活動化に直ちに応じて禁止される
。これは次のチェインの次のリソース・マスタのタイミ
ング異常を防止し、これによりリソース・マスタは前の
サイクルからなお活動的に伝播されるリソース・グラン
ト信号に間違って応答する。

【００１４】

【実施例】以下に示す本発明の実施例は、幾つかのバス
・マスタの１つによりシステム・バスにアクセスするこ
とに関して説明される。これは、本発明がバス・マスタ
動作に制限されることを意味するものではなく、任意の
共通システム・リソースへのアクセスに対して同様に適
用可能である。即ち、本発明は、一般に、リソースへの
アクセスのためのリクエストがなされ、このアクセスが
リソースに対してなされてよいことを示すリソース・グ
ラント信号が戻されるリソース・マスタに適用される。

【００１５】図１において、バス・マスタは、バス・マ
スタ・コントローラ１０１、バス制御マスタ１０３、お
よびバス制御スレーブ１０５で構成される。他の２つの
バス・マスタ・コントローラ１０７および１０９が関係
するバス制御マスタとバス制御スレーブは図示していな
い。各々のバス・マスタ・コントローラ、バス制御マス
タ、およびバス制御スレーブは、バス・マスタ・コント
ローラおよびバス制御マスタの各対が同じクロックを共
有できることを除いて、それ自身の内部ローカル・クロ
ックおよび内部状態マシンを有している。ここで示すよ
うに、バス・マスタ・コントローラはその関連するバス
制御マスタとは別のものとして扱われるが、これらは同
じ内部状態マシンおよび内部ローカル・クロックを共有
する１つのユニットに結合することができる。

【００１６】バス・リクエスト信号は、図示実施例のシ
リアルＯＲゲート１１０−１１２により、バス・マスタ
・コントローラの各々からのＲＥＱ信号をＯＲすること
により発生される。ＯＲ機能の直列結合は、既存回路を
変更する必要なしにシステムのバス・マスタを更に付加
することを容易にする。

【００１７】バス・グラント信号はチェインの初めのバ
ス・マスタ・コントローラのＡＣＫ入力端子に結合され
る。その後、各々のバス・マスタ・コントローラのＰＡ
ＳＳ出力端子が次のバス・マスタ・コントローラのＡＣ
Ｋ入力端子に結合される。

【００１８】装置がバスに対するアクセスを必要とする
ときは、そのス制御マスタはそのバス・マスタ・コント
ローラにリクエスト信号ＭＲＱを供給する。バス・マス
タ・コントローラ１０１がバスの制御を行っているとき
は、このバス・マスタ・コントローラ１０１はその関連
するバス制御マスタに適当なＣＯＮＴＲＯＬ　　ＧＲＡ
ＮＴＥＤ信号を送出する。バス制御マスタ１０３および
バス制御スレーブ１０５の動作は、本発明の部分を構成
するものではなく、したがって本発明を理解するのに詳
細な説明は不要である（このような装置の説明は本発明
の関連特許出願（米国特許出願番号５８９７１８号）を
参照されたい）。

【００１９】バス・マスタ・コントローラには、図２に
示したような状態マシンが含まれている。図２の状態図
はバス・マスタ・コントローラにおける関係する状態マ
シンの要部を完全に示すものである。このような状態図
に基づいて、当業者は所定の機能を行う論理回路を構成
することができる。

【００２０】ここで信号名は次のように定義される。ＬＥＤ：バス・グラント信号リーディング・エッジが検
出されていることを示すリーディング・エッジ検出信号
ＢＧＳ：バス・マスタ・コントローラにより受信された
バス・グラント信号、チェイン中の第１バス・マスタに
対する共通システム・ソースからのバス・グラント信号
、およびチェイン中の他のバス・マスタに供する先行す
るバス・マスタからパスされるバス・グラント信号ＢＧ
＊　：ローカル・クロックで同期化されたバス・グラン
ト信号ＢＧＰ：バス・マスタ・コントローラによりパスされる
バス・グラント信号ＣＬＫ：ローカル・クロック信号ＭＲＱ：バスへのアクセスが要求されることを示すバス
・マスタのバス制御マスタからの信号ＰＯＲ：システムがパワーオンされてシステム回路を初
期化するとき発生されるリセット信号

【００２１】論理動作は次のように示される。＆：論理ＡＮＤオペレータ ∨：論理ＯＲオペレータ ′：論理ＮＯＴ（反転）オペレータ

【００２２】ＬＥＤおよびＢＧ＊　信号は、以下で更に
詳細に説明する図４の論理回路により発生される。ＢＧ
ＳおよびＣＬＫ信号に対するＢＧ＊　信号の関係を図３
に示してある。バス・グラント信号ＢＧＳは、これがロ
ーカル・クロック信号ＣＬＫと無関係なときは任意の時
点で発生可能である。ＢＧＳ信号が論理「１」（図で高
い信号）のとき、次のＣＬＫ信号がＢＧ＊　信号を発生
する。これは以下で図４に関連して更に詳細に示される。点線
の信号転移３０１は従来システムで生じ得るタイミング
・ハザードの１つを示している。バス・グラント信号は
、これがバス・マスタの隣接ローカル・クロック信号の
間で発生し、同期化できなくなるまで、バス・マスタの
チェインに沿い伝播するにつれ幅が狭くなる。

【００２３】図２において、状態マシンは、初めはアイ
ドルまたは静止状態であるＡ状態にあると考えられる。これは、システム・ロジック（図示せず）で発生された
ＰＯＲ信号によるかまたはバス制御マスタの動作の最終
状態であるＦ状態のいずれかから入れられる。Ｆ状態の
ソースは図示してなく、また本発明の理解には不要であ
る（関連特許出願を参照）。

【００２４】Ｂ状態は、パス状態であり、バス・マスタ
が顕著なバス・アクセス・リクエストを持たないとき、
ＢＧＳ入力信号がチェインの次のバス・マスタへのＢＧ
Ｐ出力信号としてパスされることをもたらす状態である
。

【００２５】Ｃ状態はリクエスト状態である。これは、
バス・リクエスト信号を発生せしめるために開始され、
またバス・グラント信号のリーディング・エッジが検出
されたときＤ状態に変化することにより、関連するバス
制御マスタを使用可能にする。状態Ｄ−Ｆについてこれ
以上は説明しないが、関連するバス制御マスタにより使
用される。Ｃ状態からＤ状態への遷移は、バス・マスタ
・コントローラからその関連するバス制御マスタ（図１
）にＣＯＮＴＲＯＬ　　ＧＲＡＮＴＥＤ信号を供給する
ことと同じである。

【００２６】マシンはＡ状態のままであり、論理状態Ｌ
ＥＤ′＆（ＢＧ＊　∨ＭＲＱ′）は真である。即ち、バ
ス・グラント信号のリーディング・エッジは検出されず
、またバス・グラント同期化信号（ＢＧ＊　）は活動（
真）であるか、関連するバス制御マスタ（ＭＲＧ′）か
ら如何なるリクエスト信号も受信されていないか、即ち
ＭＲＧが非活動（偽）であるかのいずれかである。

【００２７】バス・グラント信号のリーディング・エッ
ジが検出されると（ＬＥＤ）、マシンはＢ状態に遷移す
る。この時点で、ＭＲＱ信号がＢ状態に移行することが
要求される論理状態の一部になされたとき、特定のバス
・マスタはバスを独占し、即ち如何なる他のバス・マス
タもバスの制御を行うことができない。ＢＧ＊　信号が
以後論理「１」と呼ぶ活動（真）状態にある限りは、状
態マシンはＢ状態のままである。

【００２８】Ｂ状態から、状態マシンは、もし関連する
バス制御マスタ（ＭＲＱ′）からバスへの如何なるリク
エストも存在しない場合に、ＢＧ＊　がもはや真でない
、即ち論理「０」のときＢ状態からＡ状態に遷移する。そのようなリクエストが存在するときは、状態マシンは
Ｃ状態に移る。即ち、ＢＧ＊　′＆ＭＲＱ′が真のとき
、即ちＢＧ＊　′とＭＲＱ′が共に真のときは、Ａ状態
はＢ状態から開始される。

【００２９】Ｃ状態は、ＢＧ＊　信号およびＬＥＤ信号
が真でなくまたＭＲＱ信号が真のとき、即ちＬＥＤ′＆
ＢＧ＊　′＆ＭＲＱのとき、Ａ状態から開始される。Ｂ
Ｇ＊　′＆ＭＲＱは（ＢＧ＊　∨ＭＲＱ′）′と同じな
ので、Ａ状態からＣ状態への遷移はＢＧ＊　∨ＭＲＱ′
の値の変化に依存して与えられる。

【００３０】Ｃ状態においては、バス・リクエスト信号
が発生され、また状態マシンは、バス・グラント信号の
リーディング・エッジが検出されるまで（ＬＥＤ）、Ｃ
状態にある。

【００３１】図２の状態マシンは、リクエストがなされ
ないときはバス・グラント信号をパスさせる論理を、ま
たはバス・グラントリクエストがなされているときはし
ゃ断する論理を一意的に与える。１つ以上のバス・マス
タがバスへのアクセスを要求すると、それらはＣ状態に
入る。チェインの先行するバス・マスタによりバス・グ
ラント信号がパスされないＣ状態のバス・マスタはこれ
がバス・グラントを受けるまでＣ状態にあり、そのバス
・リクエスト信号を保持する。以下に示すように、図４
の非同期論理は、Ｃ状態のチェインに更に沿うバス・マ
スタが前回のサイクルから誤ってリーディング・エッジ
を検出しないようにバス・グラントの脱活動化に際して
直ちにこのバス・グラントをロックアウト（固定）する
。

【００３２】図４の非同期論理は、ＢＧＳ（ＡＣＫ）信
号が終了すると直ちにＢＧＰ（ＰＡＳＳ）をロックアウ
トするように作用する。これは既に示したタイミング・
ハザードを排除する。次に回路の動作を詳細に説明する
。

【００３３】ＢＧＳ信号が初めに論理「０」のときは、
この信号はインバータ４０１の出力端子で論理「１」に
反転される。これと同時に、フリップフロップ４１５か
らの出力Ｑ′信号は、フリップフロップ４１５および他
のフリップフロップ４１７がリセット状態にあることか
ら、論理「１」になる。この論理「１」信号は、インバ
ータ４０５の出力端子で論理「０」に反転される。

【００３４】ＮＡＮＤゲート４０３への入力信号は、イ
ンバータ４０１からの論理「１」およびインバータ４０
５からの論理「０」である。従って、ＮＡＮＤゲート４
０３からの出力信号は論理「１」になる。

【００３５】インバータ４０５からの論理「０」出力信
号は、ＮＡＮＤゲート４０９の出力信号を論理「１」に
する。ＮＡＮＤゲート４０３および４０９からの論理「
１」信号は、ＮＡＮＤゲート４０７からの出力信号を論
理「０」にする。

【００３６】フリップフロップ４１５からのＱ出力信号
は論理「０」なので、２つのＡＮＤゲート４１９，４２
１からの出力信号は論理「０」のままである。

【００３７】これは、ＢＧＳ信号が受信されるまでは論
理の静止状態ある。ＢＧＳが論理「１」のときは、ＢＧ
Ｓ信号およびＮＡＮＤゲート４０９からの出力信号が論
理「１」なので、ＡＮＤゲート４１１は論理「１」の出
力信号を発生する。次のローカル・クロック信号ＣＬＫ
が生じると、フリップフロップ４１５がセットされる。しばらくして、インバータ４０１からの出力信号は論理
「０」になるが、インバータ４０５からの論理「０」信
号は、ＮＡＮＤゲート４０３からの出力信号を論理「１
」に保持し、従ってＮＡＮＤゲート４０９からの信号は
論理「１」のままである。

【００３８】フリップフロップ４１５がセットされた後
は、そのＱ′出力信号は論理「０」に変化し、これは次
にインバータ４０５からの出力信号を論理「１」に変化
させる。フリップフロップ４１５がセットされると、こ
のフリップフロップからのＱ出力信号は論理「１」にな
り、ＢＧ＊　信号を図２の状態マシンに復帰させる。

【００３９】フリップフロップ４１７はなおリセットさ
れているので、そのＱ′出力信号は論理「１」である。ＡＮＤゲート４２１は、フリップフロップ４１５からの
論理「１」出力信号と結合されると、図２の状態マシン
に戻されるＬＥＤ信号を発生する。次のＣＬＫ信号が生
じると、フリップフロップ４１７がセットされ、ＡＮＤ
ゲート４２１からのＬＥＤ信号は禁止される。従って、
図２の状態マシンへのＬＥＤ信号は、ローカル・クロッ
クの１サイクルの間だけ継続する。

【００４０】図２の状態マシンがＣ状態にあるときは、
ＢＧＰ信号は発生されず、バス・マスタはリクエスト信
号の供給を準備する。

【００４１】図２の状態マシンがＢ状態、即ちパス状態
にあるときは、ＡＮＤゲート４１９への全ての３つの入
力信号は論理「１」になり、またＢＧＰ信号は次のバス
・マスタに、そのＢＧＳ入力信号としてパスされる。

【００４２】ＢＧＳ信号が非活動化されると、即ち論理
「０」になると、インバータ４０１からの出力信号は論
理「１」になる。インバータ４０５からの出力信号は、
フリップフロップ４１５がセットされていることから論
理「１」であるため、ＮＡＮＤゲート４０３への入力信
号は共に論理「１」になり、また後者の出力信号は論理
「０」である。次に、ＮＡＮＤゲート４０３からの論理
「０」出力信号は、ＮＡＮＤゲート４０７からの出力信
号を論理「１」にする。このため、ＮＡＮＤゲート４０
９からの出力信号は、インバータ４０５からの論理「１
」出力信号に起因して論理「０」に変化する。

【００４３】ＮＡＮＤゲート４０９からの出力信号が論
理「０」に変化すると、ＢＧＰ信号はＡＮＤゲート４１
９からの出力で終了する。従って、ＢＧＳ信号が非活動
になると、ＢＧＰ信号は非同期的に終了する。

【００４４】次のＣＬＫ信号において、フリップフロッ
プ４１５は、ＮＡＮＤゲート４０９からの論理「０」出
力信号がまたＡＮＤゲート４１１を遅延させ、フリップ
フロップのＤ入力端子に論理「０」信号を与えるため、
リセットされる。次のＣＬＫ信号はフリップフロップ４
１７をリセットし、また論理はその静止状態に戻り、フ
リップフロップ４１５からのＱ′出力信号は論理「１」
になる。

【００４５】ＮＡＮＤゲート４０３，４０７，４０９お
よびインバータ４０５で構成される論理はトレイリング
・エッジ検出及びロックアウト装置として作用し、状態
マシンがその通常の動作を完了するまで、即ちバス・グ
ラント信号をローカル・クロックに整合させ、Ａ状態に
戻るまで状態マシンがバス・グラント信号に応じないよ
うにする。更に、これは、論理が前回のバス・グラント
信号の脱活動化を検出するまでフリップフロップ４１５
が他のバス・グラント信号を検出することを禁止する。これにより、バス・グラント信号のトレイリング・エッ
ジが常に検出されることが保証され、またＢＧ＊　の脱
活動化がローカル・クロックの少なくとも１サイクルを
とることが保証される。また、これにより、チェイン中
の引き続くバス・マスタによる信号の抽出および短縮化
によるタイミング・ハザードが排除される。

【００４６】以上の説明から、従来のデイジーチェイン
・アービタに固有のタイミング・ハザードが、非同期ロ
ックアウトによるバス・グラント信号のパススルーの脱
活動化に対する直接的な応答により回避されることがわ
かる。初期のシステムでは、バス・グラント信号のトレ
イリング・エッジはローカル・クロックに同期されて初
めに説明したタイミング・ハザードを防止するようにし
ており、またその場合の同期化には１か２のローカル・
クロックサイクルを取るものであった。非同期論理はま
た、状態マシンがＡ状態に戻る前にバス・マスタが次の
バス・グラント信号に応ずることを防止するものである
。この論理は他のサイクルのためにバスを直ちに自由に
し、従って共通システム・リソースをアクセスするプロ
セスを高速化する。

【００４７】更に上記実施例では、デイジーチェインを
通してバス・グラント信号の脱活動化を伝播させる時間
がバス・マスタ状態マシンサイクルタイムより大きいと
きに生じるデイジーチェインバス・アービトレーション
・タイミング・ハザードが排除される。従来はこのよう
なときにバス・マスタは、前のサイクルからのバス・グ
ラントを、あたかもそれが新たなサイクルであるかのよ
うに間違って使用してしまっていた。フリップフロップ
４１７とＡＮＤゲート４２１はこのエラーを、バス・グ
ラント信号のリーディング・エッジ検出回路として作用
することにより防止する。ＡＮＤゲート４２１からの出
力信号が図２の状態マシンにより使用されて、同期化フ
リップフロップ４１５がセットされまたフリップフロッ
プ４１７がリセットされ、バス・グラント信号が先行す
るサイクルの間に非活動であったことを示すときは、バ
ス・グラント信号は検出されているが単に発生され得る
のみであることを示す。これは、新しいバス・グラント
信号のみがコントローラにより検出され、従ってタイミ
ング・ハザードを排除することを保証する。

【図面の簡単な説明】

【図１】デイジーチェイン・リソース獲得システムのブ
ロック図である。

【図２】本発明によるバス・リクエスト動作を示す状態
図である。

【図３】バス・リクエストのアービトレーションに使用
する信号間の関係を示すタイミング図である。

【図４】アービトレーション・システムの通過論理を示
す論理図である。

【符号の説明】

１０１，１０７，１０９　　バス・マスタ・コントロー
ラ１０３　　バス制御マスタ１０５　　バス制御スレーブ１１０〜１１２　　ＯＲゲート

Claims

【特許請求の範囲】

【請求項１】リソース・マスタのデイジーチェインであ
って、各々のリソース・マスタが、リソース・リクエス
ト信号を供給する手段と、リソース・グラント信号を受
ける手段と、リソース・リクエスト信号がリソース・マ
スタから供給されたときリソースを制御する手段と、リ
ソース・マスタからリソース・リクエスト信号が供給さ
れないときリソース・グラント信号をパスさせる手段と
、リソース・グラント信号の非活動化に直ちに応じて前
記パスさせる手段を禁止する手段とを備えるリソース・
マスタのデイジーチェイン装置。
【請求項２】各々のリソース・マスタ内に設けられてロ
ーカル・クロック信号をリソース・マスタに供給するク
ロック手段と、前記ローカル・クロック信号および前記
リソース・グラント信号に応じて検出されたリソース・
グラント信号を供給するゲート手段とを更に備える請求
項１記載のリソース・マスタのデイジーチェイン装置。
【請求項３】リソース・マスタのデイジーチェインを利
用する方法であって、リソース・リクエスト信号を供給
するステップと、リソース・グラント信号を受けるステ
ップと、リソース・マスタからリソース・リクエスト信
号が供給されたときリソースを制御するステップと、リ
ソース・マスタからリソース・リクエスト信号が供給さ
れなかったときリソース・グラント信号をパスさせるス
テップと、リソース・グラント信号の非活動化に直ちに
応答して前記パスさせるステップを禁止するステップと
を含むリソース・マスタのデイジーチェインを利用する
方法。
【請求項４】ローカル・クロックの信号で前記リソース
・グラント信号のリーディング・エッジを検出するステ
ップを更に含む請求項３記載のリソース・マスタのデイ
ジーチェインを利用する方法。
【請求項５】並列に結合されたリソース・リクエスト信
号を供給する手段と、順次結合されたリソース・グラン
ト信号を受ける手段と、前記リソース・グラント信号を
選択的にパスさせる手段とを有する複数のリソース・マ
スタであって、各々が、リソース・グラント信号を認識
する手段と、リソース・マスタによるリクエストが無い
場合に前記リソース・グラント信号をパスさせる手段と
、リソース・マスタによるリクエストがなされていると
き、前記認識手段に応じて前記リソースをアクセスする
手段と、前記リソース・グラント信号が受信されなくな
ると直ちに前記リソース・グラント信号を受ける手段に
応じて前記パスさせる手段を禁止する手段とを備える複
数のリソース・マスタ装置。
【請求項６】前記認識手段は、前記リソース・マスタの
ローカル・クロック信号を供給するクロック手段と、前
記リソース・グラント信号を前記ローカル・クロック信
号にロックする、前記認識手段に設けられた手段とを更
に備える請求項５記載の複数のリソース・マスタ装置。
【請求項７】共通システム・リソース手段をアクセスす
る複数の装置手段であって、各々が、共通システム・リ
ソースに対するアクセスを要求する信号を供給するリク
エスト手段と、前記共通システム・リソース手段が有効
であることを示すグラント信号を受ける受信手段と、当
該装置手段がグラント信号を受信したが、リクエスト信
号は当該装置手段により供給されていないことを示す信
号を供給する信号パス手段とを含む複数の装置手段と、
各々の装置手段のリクエスト手段を並列に結合して前記
共通システム・リソースにリクエスト信号を発生する手
段と、前記信号パス手段を順次次の装置の前記受信手段
に結合し、これにより第１装置手段を除く１つの装置手
段の受信手段が先行する装置手段の信号パス手段に結合
されてなる手段と、第１装置手段の受信手段を、前記共
通システム・リソース手段が有効であることを示す前記
共通システム・リソース手段からのグラント信号を受け
るように結合する手段と、前記複数の装置手段の各々内
に設けられ、前記装置手段がリクエスト信号を供給した
とき前記装置手段をして前記共通システム・リソース手
段にアクセスせしめる制御手段であって、前記装置手段
がリクエスト信号を発生していないとき前記信号パス手
段から信号を供給する手段と、前記装置手段を制御して
前記信号通過手段のタイミングのタイミング異常を防止
するシーケンシング手段とを有する制御手段とを備える
装置。
【請求項８】前記装置手段にローカル・クロック信号を
供給するクロック手段を更に備える請求項７記載の装置
。
【請求項９】前記シーケンシング手段は、グラント信号
を前記クロック信号と同期させて同期グラント信号を供
給する手段を有する請求項８記載の装置。
【請求項１０】前記シーケンシング手段に、グラント信
号の非活動化に応じて前記信号パス手段を直ちにディス
エーブルする手段を更に有する請求項９記載の装置。
【請求項１１】前記同期化手段を、少なくとも前記ロー
カル・クロックの１サイクルにわたって禁止する手段を
含む請求項１０記載の装置。