JPH0319236A - バイポーラ型トランジスタ - Google Patents
バイポーラ型トランジスタInfo
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- JPH0319236A JPH0319236A JP1153452A JP15345289A JPH0319236A JP H0319236 A JPH0319236 A JP H0319236A JP 1153452 A JP1153452 A JP 1153452A JP 15345289 A JP15345289 A JP 15345289A JP H0319236 A JPH0319236 A JP H0319236A
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- JP
- Japan
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- region
- type
- diffusion layer
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- emitter
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- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はベース・エミッタ間電圧が低い領域でのコレク
タ電流特性を改善したパイポーラ型トランジスタに関す
るものである。
タ電流特性を改善したパイポーラ型トランジスタに関す
るものである。
従来の技術
以下に従来のバイポーラ型トランジスタの構或について
説明する。第３図は従来構造のＮＰＮトランジスタの断
面図を示すものである。第３図において、３１はＰ型シ
リコン基板、３２は針型埋込層、３３はＮ型エピタキシ
ャル層、３４ｕＰ＋一型分離拡散層、３６はＮ＋型コレ
クタ拡散層、３６はＰ＋型ベース拡散層、３７はＮ＋型
エミ゛ツタ拡散層、３８はＮ＋型コレクタコンタクト拡
散層、３９はフィールド絶縁膜、４０はベース電極、４
１はエミッタ電極、４２はコレクタ電極である。
説明する。第３図は従来構造のＮＰＮトランジスタの断
面図を示すものである。第３図において、３１はＰ型シ
リコン基板、３２は針型埋込層、３３はＮ型エピタキシ
ャル層、３４ｕＰ＋一型分離拡散層、３６はＮ＋型コレ
クタ拡散層、３６はＰ＋型ベース拡散層、３７はＮ＋型
エミ゛ツタ拡散層、３８はＮ＋型コレクタコンタクト拡
散層、３９はフィールド絶縁膜、４０はベース電極、４
１はエミッタ電極、４２はコレクタ電極である。
以上のように構或されたバイポーラ型トランジスタのコ
レクタ電流について以下に説明をする。
レクタ電流について以下に説明をする。
パイポーラ型トランジスタのコレクタ電流は次の（１）
式と（２）式及び（３）式で表現される。
式と（２）式及び（３）式で表現される。
Ｉ．Ｅ＝ＩＳ ・（：ｅｘｐ（ｑＶＢＨ／ｋＴ）−１
１ ・”（１）Ｉ ３ ＝ ｑＡｎ ｉ ２（ＤＮ／Ｑ
Ｂ ＋ ＤＰ／ ＱＥ ） −・・・（２）−ＩＣ＝ｈ
ＦＥ／（ｈＦＥ＋１ ） ・ＩＥ −−−（３）但し
、 ＩＣ ・・・・・・コレクタ電流ＩＥ ・・・・
・・エミッタ電流 Ｉｓ ・・・・・・飽和電流 ｈ１ｒＥ ・・・・・・電流増幅率 ｑ ・・・・・・電子の電荷量 ｖＢＥ・・・・・・ベース・エミッタ間電圧ｋ ・・
・・・・ポルッマン定数 Ｔ ・・・・・・絶対温度 Ａ ・・・・・・エミッタ面積 ｎｉ ・・・・・・シリコン真性キャリア濃度ＤＮ
・・・・・・ベース中の電子の拡散係数ＤＰ ・・・・
・・エミッタ中の正孔の拡散係数ｏＢ ・・・・・・
ベースグンメル数ＱＥ ・・・・・・エミッタグンメル
数０）式，■）式及び（３）式よう容易に分かるように
パイポーラ型トランジスタのエミッタ電流はベース・エ
ミッタ間電圧ｖＢＥの指数関数に比例する。
１ ・”（１）Ｉ ３ ＝ ｑＡｎ ｉ ２（ＤＮ／Ｑ
Ｂ ＋ ＤＰ／ ＱＥ ） −・・・（２）−ＩＣ＝ｈ
ＦＥ／（ｈＦＥ＋１ ） ・ＩＥ −−−（３）但し
、 ＩＣ ・・・・・・コレクタ電流ＩＥ ・・・・
・・エミッタ電流 Ｉｓ ・・・・・・飽和電流 ｈ１ｒＥ ・・・・・・電流増幅率 ｑ ・・・・・・電子の電荷量 ｖＢＥ・・・・・・ベース・エミッタ間電圧ｋ ・・
・・・・ポルッマン定数 Ｔ ・・・・・・絶対温度 Ａ ・・・・・・エミッタ面積 ｎｉ ・・・・・・シリコン真性キャリア濃度ＤＮ
・・・・・・ベース中の電子の拡散係数ＤＰ ・・・・
・・エミッタ中の正孔の拡散係数ｏＢ ・・・・・・
ベースグンメル数ＱＥ ・・・・・・エミッタグンメル
数０）式，■）式及び（３）式よう容易に分かるように
パイポーラ型トランジスタのエミッタ電流はベース・エ
ミッタ間電圧ｖＢＥの指数関数に比例する。
通常使用されるバイポーラ型トランジスタでは飽和電圧
Ｉｓは１×１０ ないし１ ．ｘ １ｏ （Ａ）
の値であシ、ベース・エミッタ間電圧ｖＢＥが０．６（
Ｖ）以下の領域ではコレクタ電流は非常に小さく実用に
ならない値である。
Ｉｓは１×１０ ないし１ ．ｘ １ｏ （Ａ）
の値であシ、ベース・エミッタ間電圧ｖＢＥが０．６（
Ｖ）以下の領域ではコレクタ電流は非常に小さく実用に
ならない値である。
発明が解決しようとする課題
しかしながら、上記の従来の構戒では、パイポーラ型ト
ランジスタのコレクタ電流はベース・エミッタ間電圧ｖ
ＢＥの低い領域では非常に小さく、電流駆動能力や相互
コンダクタンスが小さいという欠点と、使用電源電圧を
低く出来ないという欠点を有していた。
ランジスタのコレクタ電流はベース・エミッタ間電圧ｖ
ＢＥの低い領域では非常に小さく、電流駆動能力や相互
コンダクタンスが小さいという欠点と、使用電源電圧を
低く出来ないという欠点を有していた。
本発明は上記従来の課題を解決するもので、べ−ス・エ
ミッタ間電圧ｖＢＥの低い領域でのコレクタ電流特性を
改善して電流駆動能力及び相互コンダクタンスを向上し
、低電源電圧での使用を可能とするバイボーラ型トラン
ジスタを提供することを目的とする。
ミッタ間電圧ｖＢＥの低い領域でのコレクタ電流特性を
改善して電流駆動能力及び相互コンダクタンスを向上し
、低電源電圧での使用を可能とするバイボーラ型トラン
ジスタを提供することを目的とする。
課題を解決するための手段
この目的を達戒するために本発明のバイポーラ型トラン
ジスタは、第１導電型のコレクタ領域中に絶縁ゲート型
トランジスタの第２導電型の基板領域を有し、バイポー
ラ型トランジスタのベース領域とゲート領域を電気的に
接続し、更にエミッタ領域とソース領域及び基板領域を
電気的に接続して、コレクタ領域を絶縁ゲート型トラン
ジスタのドレインと共用した構或を有している。
ジスタは、第１導電型のコレクタ領域中に絶縁ゲート型
トランジスタの第２導電型の基板領域を有し、バイポー
ラ型トランジスタのベース領域とゲート領域を電気的に
接続し、更にエミッタ領域とソース領域及び基板領域を
電気的に接続して、コレクタ領域を絶縁ゲート型トラン
ジスタのドレインと共用した構或を有している。
作 用
この構底によって、パイボーヲ型トランジスタと絶縁ゲ
ート型トランジスタを並列に接続して動作させる。ベー
ス・エミッタ間電圧ｖＢＥが低い領域では、バイポーラ
型トランジスタのコレクタｔ流よジも絶縁ゲート型トラ
ンジスタのドレイン電流が大きいため、この領域ではバ
イポーラ型トランジスタに代わって絶縁ゲート型トラン
ジスタが主に動作する。一方、ベース・エミッタ間電圧
ｖＢＥが高くなると、バイポーラ型トランジスタのコレ
クタ電流が増加して絶縁ゲート型トランジスタのドレイ
ン電流を上回るようになシ、パイポーラ型トランジスタ
の動作が支配的になる。絶縁ゲート型トランジスタのゲ
ートはベースに接続されているため、ゲート電圧はベー
ス・エミッタ間電圧ｖＢＥに等しく、Ｏないしスレショ
ルド電圧程度の電圧範囲で動作する。
ート型トランジスタを並列に接続して動作させる。ベー
ス・エミッタ間電圧ｖＢＥが低い領域では、バイポーラ
型トランジスタのコレクタｔ流よジも絶縁ゲート型トラ
ンジスタのドレイン電流が大きいため、この領域ではバ
イポーラ型トランジスタに代わって絶縁ゲート型トラン
ジスタが主に動作する。一方、ベース・エミッタ間電圧
ｖＢＥが高くなると、バイポーラ型トランジスタのコレ
クタ電流が増加して絶縁ゲート型トランジスタのドレイ
ン電流を上回るようになシ、パイポーラ型トランジスタ
の動作が支配的になる。絶縁ゲート型トランジスタのゲ
ートはベースに接続されているため、ゲート電圧はベー
ス・エミッタ間電圧ｖＢＥに等しく、Ｏないしスレショ
ルド電圧程度の電圧範囲で動作する。
このように、バイポーラ型トランジスタと絶縁ゲート型
トランジスタを並列に接続した構或とすることによって
、ベース・エミッタ間電圧ｖＢＥが低い領域での電流特
性を改善し、電流駆動能力や相互コンダクタンスを向上
することが出来る。
トランジスタを並列に接続した構或とすることによって
、ベース・エミッタ間電圧ｖＢＥが低い領域での電流特
性を改善し、電流駆動能力や相互コンダクタンスを向上
することが出来る。
実施例
以下、本発明の一実施例について、図面を参照しながら
説明する。
説明する。
第１図は本発明によるＮＰＮ｝ランジスタの断面図で、
絶縁ゲート型トランジスタとしてＮ型ＭＯＳ｝ランジス
タを用いた例であシ、第２図はその等価回路図を示した
ものである。第１図において、不純物濃度が１ｘ １
ｏ１６（３−３）膜厚が約６μｍのＮ型（例えばＡｓ，
Ｐ）エビタキシャル層１に拡散深さが約３μｍ、表面濃
度が約５Ｘ１０１６（ｚ−’）のＰ型（例えばＢ）ウエ
ル２を形或する。
絶縁ゲート型トランジスタとしてＮ型ＭＯＳ｝ランジス
タを用いた例であシ、第２図はその等価回路図を示した
ものである。第１図において、不純物濃度が１ｘ １
ｏ１６（３−３）膜厚が約６μｍのＮ型（例えばＡｓ，
Ｐ）エビタキシャル層１に拡散深さが約３μｍ、表面濃
度が約５Ｘ１０１６（ｚ−’）のＰ型（例えばＢ）ウエ
ル２を形或する。
次に厚さが約２ ０ ｎ ｍのゲート絶縁膜（例えば酸
化膜）３を形戒した後、連続して膜厚が約４００ａｍの
ポリシリコンをウエハー表面上に堆積し、このポリシリ
コン膜に不純物（例えばＰ，Ａｓ，Ｂ）を添加して約２
０（Ω／口）のシート抵抗値とする。その後、このポリ
シリコン膜を選択的にエッチングしてゲート電極４を形
成する。イオン注入によシ拡散深さが約０．６μｍ、シ
ート抵抗が１（ｋΩ／口）の戸型（例えばＢ ， ＢＦ
２）ベース拡散層５を形或する。次に、イオン注入によ
シ拡散深さが約０．３μｍ，シート抵抗が約６０ＣＱ／
口）のＮ＋ ＜例えばＡｓ ， Ｐ ）型コレクタコン
タクト拡散層６、Ｎ＋型エミッタ拡散層７、Ｗ゜型ソー
ス拡散層８及びｒ型ドレイン拡散層９を形戒する。
化膜）３を形戒した後、連続して膜厚が約４００ａｍの
ポリシリコンをウエハー表面上に堆積し、このポリシリ
コン膜に不純物（例えばＰ，Ａｓ，Ｂ）を添加して約２
０（Ω／口）のシート抵抗値とする。その後、このポリ
シリコン膜を選択的にエッチングしてゲート電極４を形
成する。イオン注入によシ拡散深さが約０．６μｍ、シ
ート抵抗が１（ｋΩ／口）の戸型（例えばＢ ， ＢＦ
２）ベース拡散層５を形或する。次に、イオン注入によ
シ拡散深さが約０．３μｍ，シート抵抗が約６０ＣＱ／
口）のＮ＋ ＜例えばＡｓ ， Ｐ ）型コレクタコン
タクト拡散層６、Ｎ＋型エミッタ拡散層７、Ｗ゜型ソー
ス拡散層８及びｒ型ドレイン拡散層９を形戒する。
その後、層間絶縁膜（例えば酸化膜）１０を形或し、コ
ンタクト窓開けを行ない、アルミによシベース・ゲート
共通電極１１、エミフタ電極１２、コレクタ電極１３及
びソース・基板共通電極１４を形或したものである。第
１図には図示していないがエミッタ電極１２とソース・
基板共通電極１４はｗ．気的に接続しておく。
ンタクト窓開けを行ない、アルミによシベース・ゲート
共通電極１１、エミフタ電極１２、コレクタ電極１３及
びソース・基板共通電極１４を形或したものである。第
１図には図示していないがエミッタ電極１２とソース・
基板共通電極１４はｗ．気的に接続しておく。
第２図において、２１はベース・ゲート共通端子、２２
はコレクタ・ドレイン共通端子、２３はエミッタ・ソー
ス共通端子、Ｑ，はＮＰＮ トランジスタ、Ｑ２はＮ型
ＭＯＳ｝ランジスタである。
はコレクタ・ドレイン共通端子、２３はエミッタ・ソー
ス共通端子、Ｑ，はＮＰＮ トランジスタ、Ｑ２はＮ型
ＭＯＳ｝ランジスタである。
Ｎ型ＭＯＳ｝ランジスタＱ２のゲートはＮＰＮトランジ
スタＱ１のベースに接続されているため、ゲート電圧は
ベース・エミッタ電圧ＶＢＥに等しく、その上限値はベ
ース・エミッタ間電圧ＶＢＥで制限され、Ｎ型ＭＯＳ｝
ランジスタＱ２は主に、スレＳ／ｖｌルド電圧以下のサ
ブスレシ冒ルド領域で動作する。このサブスレショルド
領域でＯＭＯＳトランジスタのドレイン電流ＩＤは次に
示す（４）式ないし（８）式で表現される。
スタＱ１のベースに接続されているため、ゲート電圧は
ベース・エミッタ電圧ＶＢＥに等しく、その上限値はベ
ース・エミッタ間電圧ＶＢＥで制限され、Ｎ型ＭＯＳ｝
ランジスタＱ２は主に、スレＳ／ｖｌルド電圧以下のサ
ブスレシ冒ルド領域で動作する。このサブスレショルド
領域でＯＭＯＳトランジスタのドレイン電流ＩＤは次に
示す（４）式ないし（８）式で表現される。
尚、（４式ないし０）式については
フｌダクス ｆ７″ ４％フ）９゛゜フター
デバイスＰｈｙｓｉｃｓ ｏｆ Ｓｅ
ｍｉｃｏｎｄｕｔｏｒ Ｄｅｖｉｃｅ （ ２ｎｄＥｄ
ｉｔｉｏｎ） ； Ｓ． Ｍ． Ｓｚｅの４３７頁、４
４３頁、４７４頁に記載されている。
デバイスＰｈｙｓｉｃｓ ｏｆ Ｓｅ
ｍｉｃｏｎｄｕｔｏｒ Ｄｅｖｉｃｅ （ ２ｎｄＥｄ
ｉｔｉｏｎ） ； Ｓ． Ｍ． Ｓｚｅの４３７頁、４
４３頁、４７４頁に記載されている。
Ｉ ｐ ＝ｌ’ Ｚ／ Ｌ ａ １ １ ・ａ Ｃ ｉ
／ （ ２β２）Ｘ （ ｎ１／ ＮＡ）２− （１
ｒａｐ（一βＶＤ）’）×（βψｓ）１Ａ−ｅＩｐ
（βψＳ） ・・・・・・（４）ＶＧ − Ｖｙ Ｂ
＝ ｆ Ｂ ＋１ ／ Ｃ ｔｘ（ｑＣＯｇｓｉＮＡ
ψｓ／２ ） １，／２ ・，・．，，＜，：，２
１／２ Ｌｐ＝（ｋＴｇＯｇｓｉ／ＮＡｑ ） −・・・
・・・（６）ａ＝２′Ａ・（ｇｓｉＴｉ／ｇｉＬｐ
−・−・・−・−（ｆ）Ｃｉ＝ｇｏｔｉ／Ｔｉ，β：ｑ
／ｋＴ ・・・・・・・・・（８）但し、 ・・・・・・電子の電荷量 ・・・・・・真空の誘電率 ・・・・・・シリコンの比誘電率 ・・・・・・ゲート絶縁膜の比誘電率 ・・・・・・ボルツマン定数 ・・・・・・絶対温度 ・・・・・・キャリアの移動度 ・・・・・・デバイ長 ・・・・・・フラットバンド電圧 ・・・・・・表面ポテンシャル ・・・・・・基板不純物濃度 ・・・・・・ゲート絶縁膜の厚さ ・・・・・・ゲー、ト絶縁膜の単位面積当ジの容量・・
・・・・ゲート電圧 である。
／ （ ２β２）Ｘ （ ｎ１／ ＮＡ）２− （１
ｒａｐ（一βＶＤ）’）×（βψｓ）１Ａ−ｅＩｐ
（βψＳ） ・・・・・・（４）ＶＧ − Ｖｙ Ｂ
＝ ｆ Ｂ ＋１ ／ Ｃ ｔｘ（ｑＣＯｇｓｉＮＡ
ψｓ／２ ） １，／２ ・，・．，，＜，：，２
１／２ Ｌｐ＝（ｋＴｇＯｇｓｉ／ＮＡｑ ） −・・・
・・・（６）ａ＝２′Ａ・（ｇｓｉＴｉ／ｇｉＬｐ
−・−・・−・−（ｆ）Ｃｉ＝ｇｏｔｉ／Ｔｉ，β：ｑ
／ｋＴ ・・・・・・・・・（８）但し、 ・・・・・・電子の電荷量 ・・・・・・真空の誘電率 ・・・・・・シリコンの比誘電率 ・・・・・・ゲート絶縁膜の比誘電率 ・・・・・・ボルツマン定数 ・・・・・・絶対温度 ・・・・・・キャリアの移動度 ・・・・・・デバイ長 ・・・・・・フラットバンド電圧 ・・・・・・表面ポテンシャル ・・・・・・基板不純物濃度 ・・・・・・ゲート絶縁膜の厚さ ・・・・・・ゲー、ト絶縁膜の単位面積当ジの容量・・
・・・・ゲート電圧 である。
（４式から分かるようにサブスレショルド領域で動作し
ているＭＯＳ｝ランジスタのドレイン電流ＩＤは●ｘｐ
（ ｑψｓ／ｋＴ）の依存性を持っている。
ているＭＯＳ｝ランジスタのドレイン電流ＩＤは●ｘｐ
（ ｑψｓ／ｋＴ）の依存性を持っている。
本発明ではＮ型ＭＯＳ｝ランジスタＱ２のゲー｝はＮＰ
Ｎ｝ランジスタＱ１のベースに接続されているため、ゲ
ート電圧ｖＧはベース・エミッタ間電圧ＶＢＥと等しく
なるが、フラットバンド電圧ｖＦＢが存在するために、
Ｎ型ＭＯＳ｝ランジスｐ Ｑ２ノＰ ＦＪウエル２の表
面ポテンシャＩレψＳはベース・エミッタ間電圧■ＢＥ
よりも高い値となる。従って、（４）式のｅｘｐ（ｑψ
ｓ／ｋＴ）の係数を適当な値に設定することによう、Ｎ
型ＭＯＳ｝ランジスタＱ２のドレイン電流ＩＤｆ．Ｎ
Ｐ Ｎ ｝ランジスタＱ，のコレクタ電流ＩＣよシ大き
くすることができる。
Ｎ｝ランジスタＱ１のベースに接続されているため、ゲ
ート電圧ｖＧはベース・エミッタ間電圧ＶＢＥと等しく
なるが、フラットバンド電圧ｖＦＢが存在するために、
Ｎ型ＭＯＳ｝ランジスｐ Ｑ２ノＰ ＦＪウエル２の表
面ポテンシャＩレψＳはベース・エミッタ間電圧■ＢＥ
よりも高い値となる。従って、（４）式のｅｘｐ（ｑψ
ｓ／ｋＴ）の係数を適当な値に設定することによう、Ｎ
型ＭＯＳ｝ランジスタＱ２のドレイン電流ＩＤｆ．Ｎ
Ｐ Ｎ ｝ランジスタＱ，のコレクタ電流ＩＣよシ大き
くすることができる。
通常のＮＰＮ｝ランジスタの飽和電流Ｉｓは１ｘ １ｏ
（Ａ）程度であるが、このとき電流増幅率ｈＦＥ
を１００とすると、２０μＡのコレクタ電流ＩＣを流す
ためにはベース・エミッタ間電圧ｖＢＥとしては０．７
４ （Ｖ）が必要となる。
（Ａ）程度であるが、このとき電流増幅率ｈＦＥ
を１００とすると、２０μＡのコレクタ電流ＩＣを流す
ためにはベース・エミッタ間電圧ｖＢＥとしては０．７
４ （Ｖ）が必要となる。
一方、本発明の一実施例では、Ｎ型ＭＯＳ｝ランジスタ
Ｑ２のゲート幅２として３ ０ ｔ１ｍ ， ％効ゲー
ト長Ｌ。ｆ１として２μｍとすると、２０μＡのドレイ
ン電流ＩＤを流すためには、０．５ （Ｖ）−のゲート
電圧ｖＧを印加すればよく、ベース・エミッタ間電圧ｖ
ＢＥを約０．２４ （Ｖ）下げることが出来る。筐た、
ベース・エミッタ間電圧ｖＢＥがｏ．ｓ（Ｖ）では従来
構造のＮ，ＰＮ｝ランジスタのコレクタ電流ＩＣは２．
２ｎＡと非常に低いのに対して、本発明のＮＰＮ｝ラン
ジスタでは２０μＡと約９０００倍の電流を得ることが
出来る。
Ｑ２のゲート幅２として３ ０ ｔ１ｍ ， ％効ゲー
ト長Ｌ。ｆ１として２μｍとすると、２０μＡのドレイ
ン電流ＩＤを流すためには、０．５ （Ｖ）−のゲート
電圧ｖＧを印加すればよく、ベース・エミッタ間電圧ｖ
ＢＥを約０．２４ （Ｖ）下げることが出来る。筐た、
ベース・エミッタ間電圧ｖＢＥがｏ．ｓ（Ｖ）では従来
構造のＮ，ＰＮ｝ランジスタのコレクタ電流ＩＣは２．
２ｎＡと非常に低いのに対して、本発明のＮＰＮ｝ラン
ジスタでは２０μＡと約９０００倍の電流を得ることが
出来る。
従って、ベース・エミッタ間電圧ｖＢＥの低い領域での
パイポーラ型トランジスタの電流特性を大幅に改善出来
る。筐た、同一電流値を流す場合にはベース・エミッタ
間電圧ｖＢＥを下げることが出来るため、回路の電源電
圧を下げることが出来る。
パイポーラ型トランジスタの電流特性を大幅に改善出来
る。筐た、同一電流値を流す場合にはベース・エミッタ
間電圧ｖＢＥを下げることが出来るため、回路の電源電
圧を下げることが出来る。
尚、本発明の一夾施例としてＮＰＮ｝ランジスタとＮ型
ＭＯＳトランジスタの組合せの場合について述べたが、
ＰＮＰ｝ランジスタとＰ型ＭＯＳトランジスタの組合せ
についても同様の効果がある。
ＭＯＳトランジスタの組合せの場合について述べたが、
ＰＮＰ｝ランジスタとＰ型ＭＯＳトランジスタの組合せ
についても同様の効果がある。
発明の効果
以上のように、本発明はバイポーラ型トランジスタと絶
縁ゲート型トランジスタを並列に接続した構成を夾現し
、ベース・エミッタ間電圧ｖＢＥが低い領域でのバイポ
ーラ型トランジスタの電流特性を改善し、電流駆動能力
及び相互コンダクタンスを向上することが出来、回路の
電源電圧を下げることが出来る。
縁ゲート型トランジスタを並列に接続した構成を夾現し
、ベース・エミッタ間電圧ｖＢＥが低い領域でのバイポ
ーラ型トランジスタの電流特性を改善し、電流駆動能力
及び相互コンダクタンスを向上することが出来、回路の
電源電圧を下げることが出来る。
第１図は本発明の一実施例によるＮＰＮ｝ランジスタの
断面図、第２図はその等価回路図、第３図は従来構造の
ＮＰＮ｝ランジスタの断面図である。 １・・・・・・Ｎ型エビタキシャル層、２・・・・・・
ｐ型ウエル、３・・・・・・ゲート絶縁膜、．４・・・
・・・ゲート電極、６・・・・・・戸型ベース拡散層、
６・・・・・・Ｎ＋型コレクタコンタクト拡・散層、７
・・・・・・Ｎ＋型エミッタ拡散層、８・・・・・・Ｎ
＋型ソース拡散層、９・・・・・・ｒ型ドレイン拡散層
、２１・・・・・・ベース・ゲート共通端子、２２・・
・・・・コレクタ・ドレイン共通端子、２３・・・・・
・エミッタ・ソース共通端子、３３・・・・・・Ｎ型エ
ピタキシャル層、３６・・・・・・戸型ベース拡散層、
３７・・・・・・Ｎ＋型エミッタ拡散層、ａ ａ・・・
・・・Ｎ＋型コレクタコンタクト拡散層。
断面図、第２図はその等価回路図、第３図は従来構造の
ＮＰＮ｝ランジスタの断面図である。 １・・・・・・Ｎ型エビタキシャル層、２・・・・・・
ｐ型ウエル、３・・・・・・ゲート絶縁膜、．４・・・
・・・ゲート電極、６・・・・・・戸型ベース拡散層、
６・・・・・・Ｎ＋型コレクタコンタクト拡・散層、７
・・・・・・Ｎ＋型エミッタ拡散層、８・・・・・・Ｎ
＋型ソース拡散層、９・・・・・・ｒ型ドレイン拡散層
、２１・・・・・・ベース・ゲート共通端子、２２・・
・・・・コレクタ・ドレイン共通端子、２３・・・・・
・エミッタ・ソース共通端子、３３・・・・・・Ｎ型エ
ピタキシャル層、３６・・・・・・戸型ベース拡散層、
３７・・・・・・Ｎ＋型エミッタ拡散層、ａ ａ・・・
・・・Ｎ＋型コレクタコンタクト拡散層。
Claims (1)
- 第１導電型のコレクタ領域中に、島状に設けられた第１
導電型のエミッタ領域を有する第２導電型のベース領域
と、島状に設けられた第１導電型のソース領域を有する
絶縁ゲート型トランジスタの第２導電型の基板領域とを
有し、前記基板領域の境界の表面領域を含むように第１
導電型のドレイン領域を設け、前記基板領域の表面に絶
縁膜を介してソース領域とドレイン領域の一部を覆うよ
うにゲート電極を設け、コレクタ領域をドレイン領域と
して共用し、前記ソース領域と基板領域とエミッタ領域
を電気的に接続し、さらに前記ベース領域とゲート電極
を電気的に接続したバイポーラ型トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153452A JPH0319236A (ja) | 1989-06-15 | 1989-06-15 | バイポーラ型トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1153452A JPH0319236A (ja) | 1989-06-15 | 1989-06-15 | バイポーラ型トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319236A true JPH0319236A (ja) | 1991-01-28 |
Family
ID=15562868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1153452A Pending JPH0319236A (ja) | 1989-06-15 | 1989-06-15 | バイポーラ型トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319236A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329264A (en) * | 1992-06-04 | 1994-07-12 | Mitsubishi Denki Kabushiki Kaisha | Circuit breaker with overcurrent tripping device |
| JP2003031709A (ja) * | 2001-07-19 | 2003-01-31 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
-
1989
- 1989-06-15 JP JP1153452A patent/JPH0319236A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5329264A (en) * | 1992-06-04 | 1994-07-12 | Mitsubishi Denki Kabushiki Kaisha | Circuit breaker with overcurrent tripping device |
| JP2003031709A (ja) * | 2001-07-19 | 2003-01-31 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
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