JPH03192425A - デイスク駆動装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、マイクロプロセッサを内蔵する磁気ディスク
駆動装置、光デイスク駆動装置などディスク駆動装置の
高信頼化に関する。

〔従来の技術〕

従来、ディスク駆動装置は、機構制御部、データ書き込
み回路、データ読みだし回路からなり、ディスクを回転
させ、アクチュエータを制御してヘッドを移動させ、デ
ータを読み書きする基本機能のみを有していた。しかし
、ディスクの容量が増大し、スループットの改善、高機
能化が追求された結果、小型、低コストでその機能を実
現するため、ディスク駆動装置にマイクロプロセッサが
内蔵されるようになってきた。マイクロプロセッサを内
蔵するディスク駆動装置の構成については、例えば、日
経エレクトロニクス１９８９年２月９日号第２１１頁か
ら第２２１頁に述べられている。

また、ディスク駆動装置に書き込みデータバッファメモ
リ、読みだしデータバッファメモリを内蔵してスループ
ットの改善を図る方式が電子通信学会論文誌１９８４年
１１月号第１３０１頁から第１３０８頁に述べられてい
る。このなかで、読みだしデータバッファメモリはＲＰ
　Ｓ　（ＲｏｔａｔｉｏｎａｌＰｏｓ７’１ｔｉｏｎ　
Ｓｅｎｓｉｎｇ）　ミスによるスルーブツトの低下を防
ぎ、さらにキャッシュメモリの性格を持つものである。

第７図に従来のディスク駆動装置のブロック図を示す。

第７図において、ｌは上位コントローラでありホストコ
ンピュータがその機能を兼ねることもある。ディスク駆
動装置は、インタフェース回路２により制御バス１０１
を介して上位コントローラ１に接続され、シーク、デー
タ書き込み。

データ読みだし等のコマンドを受取って実行する。

２３はディスク駆動装置に内蔵される制御用マイクロプ
ロセッサであり、インタフェース回路を介して受は取る
コマンドを解釈して、ディスク駆動装置内の各部を制御
する。具体的には、スピンドルモータ制御・駆動回路１
５を制御することによりディスク１９．２０の回転を制
御し、サーボデータ読みだし回路１７の出力をもとにア
クチュエ−タ 位置を制御する。さらに、ヘッド切り替え回路によりヘ
ッドを選択し、書き込みデータバッファメモリ、読みだ
しデータバッファメモリを制御し、ディスクへのデータ
の書き込み、読みだしを制御する。

〔発明が解決しようとする課題〕

本発明の目的は、マイクロプロセッサを内蔵するディス
ク駆動装置の高信頼化にある。そこで信頼性の点から見
た従来のディスク駆動装置の課題について述べる。

マイクロプロセッサを内蔵せず基本的機能のみを有する
ディスク駆動装置では、シーク動作のエラーは読みだし
たデータのＩＤを調べることにより、またデータの誤り
は誤り検出訂正符号により、ティスフ駆動装置内あるい
は上位コントローラで検出訂正することができる。した
がってディスク駆動装置の誤動作による誤ったデータが
そのまま上位コンピュータで使われる可能性は極めて小
さい。

しかしマイクロプロセッサを内蔵し、書き込みデータバ
ッファメモリ、読みだしデータバッファメモリを内蔵す
るディスク駆動装置では、マイクロプロセッサの信頼性
が、ディスク駆動装置の信頼性を保つ上で極めて重要に
なる。例えば、第７図においてマイクロプロセッサ２３
が、上位コントローラ１からのコマンドの解釈を誤り、
読みだしコマンドを書き込みコマンドとして実行すると
ディスクに格納されたデータを破壊することになる。ま
た、書き込みデータバッファメモリ３．読み出しデータ
バッファメモリ４は、やはりマイクロプロセッサ２３に
よって制御される。マイクロプロセッサ２３は、制御テ
ーブルを持ちバッファメモリを制御することになるが、
このとき制御テーブルへのデータの読み書きに誤りがあ
ると、上位コントローラに誤ったデータを送ったり、デ
ィスクに誤ったデータを書き込む可能性が大きく、これ
らの誤動作は、上位コントローラなど上位装置で検出す
ることが難しい場合がある。

以上に述べたように、ディスク駆動装置の高信頼化を達
成するためには、内蔵されるマイクロプロセッサの誤動
作をゼロにしたいが、故障の発生の可能性に加えて、劣
化によるマージンの低下、電源に乗るノイズや信号線に
乗るノイズ、さらにはアルファ線の影響により偶発的に
誤動作する可能性があり、マイクロプロセッサの誤動作
をゼロにすることはできない。したがって、マイクロプ
ロセッサの誤動作を早期に確実に検出し、誤動作の影響
を最小限に押さえることが、ディスク駆動装置の高信頼
化を実現する上で重要であり、本発明の目的もここにあ
る。

〔課題を解決するための手段〕

以上に説明した目的を達成するには、本発明では、 （Ｄ　複数のマイクロプロセッサを同期して動作させ、
同一プログラムを実行させて結果を照合し、照合結果が
不一致の場合は制御系へ結果の書き込みを禁止し、ディ
スクへの書き込みをも抑止し、上位コントローラに通知
する手段を設けた（たとえば割込み手段とかステータス
情報として上（６らせる）。

■　３台以上のマイクロプロセッサを同期して動作させ
、同一プログラムを実行させて結果を多数決によって決
定する手段を設け、多数決によって決定できない場合は
、結果の書き込みを禁止し、ディスクへの書き込みを抑
止し、上位コントローラに通知ｌ≠する手段を設けた。

■　多数決によって結果が決定できる場合であっても、
すべての結果が一致しない場合は、多数決論理により決
定される結果と異なる結果を出力するマイクロプロセッ
サを識別して上位コントローラに通知する手段を設け、
さらにその識別結果を蓄積するためのメモリと、上位コ
ントローラから該メモリを読みだす手段を設けた。

■　ディスク駆動装置に診断モードを設け、診断モード
では、各マイクロプロセッサからの出力値を故意に異な
らせることによりｔｉｆ［４ｄＪｆ＄ｆ、不一致検出機
能、あるいは多数決回路の診断を可能とした。

〔作用〕

２台のマイクロプロセッサが同時に誤動作し、しかも誤
動作の結果、同一データを出力することは極めて稀であ
るので、はぼすべての誤動作を検出でき、結果が不一致
の場合、結果の書き込みを禁止し、ディスクへの書き込
みを抑止するので、マイクロプロセッサの誤動作の影響
を最小限に押さえることができる。

さらに３台以上のマイクロプロセッサの多重化により、
そのうちの１台のマイクロプロセッサが誤動作した場合
でも、多数決で出力を決定してディスク駆動装置として
動作を継続できる。また、上位コントローラは、メモリ
に蓄積した識別結果を読みだして、統計的手法により誤
動作したマイクロプロセッサ、さらには誤動作の多いマ
イクロまた、■の手段によれば、上位コントローラは診
断モードを利用して、ディスク駆動装置に内蔵される複
数のマイクロプロセッサの出力相互間に。

故意に不一致を起こすことが可能となるので、不一致検
出回路、多数決回路、不一致検出に伴う処理機能を診断
することができる。

〔実施例〕

本発明の第一の実施例を第１図から第６図を用いて説明
する。

第１図において１はディスク駆動装置を制御するための
上位コントローラでありホストコンピュータがその機能
を兼ねることもある。２はディスク駆動装置側のインタ
フェース回路であり、制御バス１０１を介して上位コン
トローラ１からコマンドを受取り、さらに上位コントロ
ーラ１との間でデータ、ステータスの授受を行う。１９
．２０は情報が記録されるディスク、１６はディスクを
回転させるためのスピンドルモータ、ＩＳはスピンドル
モータの制御・駆動回路、１１．１３はデータの書き込
み、読みだしをおこなうための磁気ヘッド、１４はサー
ボ制御用データを読みだすための磁気ヘッド、９は磁気
ヘッド１１，１３゜１４をマウントしたアクチュエータ
を駆動するアクチュエータ駆動モータ、８はアクチュエ
ータモータ制御・駆動回路、７はヘッドを選択し、切り
替えるためのヘッド切り替え回路、５は変調回路やライ
トアンプ等からなるデータ書き込み回路、６はリードア
ンプ、パルス化回路、復調回路等からなるデータ読みだ
し回路、３は書き込みデータを一時蓄えるための書き込
みデータバッファメモリ、４は読みだしたデータを一時
蓄えるための読みだしデータバッファメモリ、２３−１
．２３−２は同期して動作する制御用マイクロプロセッ
サ、２１はマイクロプロセッサに供給するクロックを発
生するタロツク発生器、２２は二つのマイクロプロセッ
サ２３−１と２３〜２の同期を確立し、維持するための
同期制御回路、２４はマイクロプロセッサ２３−１と２
３−２のデータ書き込みサイクルにおいて、二つのマイ
クロプロセッサから出力されるデータとアドレスをそれ
ぞれ比較し、不一致の場合は不一致フラグとデータ書き
込み禁止信号を生成するための不一致検出回路である。

第１図において、マイクロプロセッサ２３−１゜２３−
２は上位コントローラ１から制御バス１０１を介しイン
タフェース回路２を経てコマンドを受は取り、受は取っ
たコマンドを解釈して、スピンドルモータ制御・駆動回
路１５．゛アクチュエータモータ制御・駆動回路８、ヘ
ッド切り替え回路７゜書き込みデータバッファメモリ３
．読みだしデータバッファメモリ４などの必要部分を制
御しながらコマンドを実行する。

ここで２台のマイクロプロセッサ２３−１゜２３−２は
バスサイクル、すなわちマシンサイクルレベルで同期し
て動作し、同一プログラムを実行する。同期制御回路２
２は２台のマイクロプロセッサの動作開始時に同期を確
立し、その後の同期を維持するための回路であり、その
出力１０５は２台のマイクロプロセッサに共通に入力さ
れる。

第２図に同期制御回路２２の回路構成を示す。第２図に
おいて３０はマイクロプロセッサに供給するリセット信
号のタイミングを制御するリセット制御回路、３１はマ
イクロプロセッサに入力する割込みをラッチするラッチ
回路、３２はマイクロプロセッサが読み込むデータをラ
ッチするためのラッチ回路であり、第３図は第２図に示
す回路の動作を説明するためのタイミングチャートを示
す図である。マイクロプロセッサは通常マイクロプロセ
ッサに入力されているリセット信号が解除されることに
より動作を開始する。このとき２台のマイクロプロセッ
サに共通に供給されるクロック１０５−１に対してリセ
ット信号１０５−２が十分なセントアンプ時間、ホール
ド時間を持って解除されれば２台のマイクロプロセッサ
は同一タイミングでスタートするので動作開始時の同期
が確立される。リセット制御回路３０はクロック発生器
２１が発生するクロック１０４と、クロック１０４とタ
イミング関係の保証されないリセット信号１０３−１を
入力として２台のマイクロプロセッサに共通に供給され
るクロック１０５−１と、クロック１０５−１に対して
十分なセットアツプ時間、ホールド時間を持つリセット
信号１０５−２を出力する。

次に、確立した同期が崩れる要因としては、マイクロプ
ロセッサに供給されるクロックに対して非同期に入力さ
れる割込み、マイクロプロセッサのリードストローブに
対してセットアツプ時間。

ホールド時間が十分でないリードデータがある。

２台のマイクロプロセッサが異なるマシンサイクルで割
込みを受は付けると同期が崩れるので１割込みはクロッ
ク１０５−１対して十分セットアツプ時間、ホールド時
間を確保してマイクロプロセッサに入力されなければな
らない。ラッチ回路３１はクロックに対してタイミング
関係の保証されない割込みをクロック１０５−１のタイ
ミングでラッチし、クロック１０５−１に対して十分セ
ットアツプ時間、ホールド時間を確保してマイクロプロ
セッサ２３−１．２３−２に入力する。また、マイクロ
プロセッサのリードストローブに対してリードデータの
セットアツプ時間、ホールド時間が十分でないと、２台
のマイクロプロセッサが同一リードバスサイクルでそれ
ぞれ異なるデータを読み込む場合があり、同期が崩れる
要因となる。このようなことは例えば、フラグセンス動
作などで起きうる。ラッチ回路３２はこのようなデータ
を一旦リードストローブ２２２の前縁でラッチし、リー
ドストローブ２２２に対して十分セットアツプ時間が確
保されたリードデータ１０５−５．１０５−６として２
台のマイクロプロセッサ２３−１．２３−２に入力する
。

以上に説明したように同期制御回路２２によれば２台の
マイクロプロセッサ２３−１．２３−２の同期を確立し
、維持することができる。

次に、第１図における不一致検出回路２４と書き込み禁
止回路２５の動作を第４図と第５図を用いて説明する。

第４図において４０はマイクロプロセッサ２３−１の出
力バス１０８のデータとアドレス、マイクロプロセッサ
２３−２の出力バス１０９のデータとアドレスを比較し
、一致していれば出力１１０をハイレベルとするコンパ
レータ回路、４１は書き込み禁止信号１１０がロウレベ
ル、すなわち２台のマイクロプロセッサが出力するデー
タまたはアドレスが相異なるとき、ライトストローブ信
号２５１をマスクして当該サイクルでのデータライト動
作を禁止するためのＡ　Ｎ　Ｄゲート、４５はＯＲゲー
ト４３により自己ホールド回路を形成し、不一致の発生
を記憶して不一致発生フラグ１１１を出力するためのフ
リップフロップ、４４はマイクロプロセッサ２３−１か
らのライトストローブ２４４とマイクロプロセッサ２３
−２からのライトストローブ２４５との論理積をとりフ
リップフロップ４Ｓにクロック２４６として供給する。

なお、フリップフロップ４５は初期状態では、クリア信
号２４７によりゼロにクリアされる。以上に説明した回
路は、第５図に示すタイミングチャートに示すように動
作する。すなわち、ライトバスサイクルにおいてデータ
あるいはアドレスに不一致が発生すると、コンパレータ
の出力１１０がロウレベルとなり、ライトストローブが
マスクされて当該サイクルでのデータライト動作が禁止
され、ライトストローブの後縁のタイミングでフリップ
フロップ４５が１にセットされ不一致発生フラグ１１１
が１となる。

以上に説明した第４図に示す書き込み禁止回路は、ライ
トストローブの前縁に対してライトデータのセットアツ
プ時間が十分に保証される場合は有効であるが、ライト
ストローブの後縁に対してはライトストローブをマスク
することができない。

このような場合は、第１２図に示す回路によりライトス
トローブをマスクできる。以下、第１２図に示す回路の
動作を第１３図に示すタイミングチャートを用いて説明
する。第１２図において、８０はラッチであり、ライト
ストローブ２５１によりマイクロプロセッサバスのアド
レスとライトデータをランチする。８１は遅延回路、８
２はインバータであり、ＡＮＤゲート４１によりライト
ストローブ２５１からラッチ８０にラッチされたライト
データ２５４を書き込むためのライトストローブ２５２
を作成する。この時、ライトストローブ２５２の幅は遅
延回路８１での遅延時間で決まる。またＡＮＤゲート４
１は、ランチ８０にラッチされた不一致信号２５５によ
りライトストローブをマスクする機能がある。第１２図
に示す回路によれば、ライ１−データを一旦ラッチして
から書き込むので、ライ１〜データのセットアツプ時間
、ホールド時間がライトストローブの後縁に対して保証
されるマイクロプロセッサに対しても支障なくライトス
トローブをマスクすることができる。

次に第６図を用い、上位コントローラとの関係を含めて
第１図に示すディスク駆動装置の動作について説明する
。まず上位コントローラはディスク駆動装置に対してコ
マンドを設定し起動する。

起動されたディスク駆動装置では、マイクロプロセッサ
が受は取ったコマンドを解釈し、各部を制御してコマン
ドを実行する。この過程で２台のマイクロプロセッサの
出力したデータ、あるいはアドレスに不一致が発生する
と、既に説明したようにディスク駆動装置の動作が凍結
され、不一致発生を要因とする割込みとして上位コント
ローラに通知されるので、上位コントローラはりトライ
可能ならば回復処理を行った後り１−ライするコマンド
を設定しディスク駆動装置を起動する。リトライ不可能
ならばディスク駆動装置の初期化などの必要な処理を行
い、またリトライ回数が許容回数をこえた場合はディス
ク駆動装置の故障とみなし、切離し等の処置を行う。

以上本発明の第一の実施例として、マイクロプロセツサ
を内蔵するディスク駆動装置において、マイクロプロセ
ッサを２重化し、マイクロプロセッサの誤動作を早期に
確実に検出して、誤動作の影響を最小限に押さえること
により高信頼化を実現するディスク駆動装置について述
べた。

しかし第一の実施例では信頼性は大幅に改善されるが、
マイクロプロセッサが誤動作した場合は、ディスク駆動
装置の動作を凍結し、処理を上位コントローラにまかせ
るので、システムへの影響が大きく、また、回復処理が
困難な場合も起こり得る。そこで、これらの問題解決す
るためにマイクロプロセッサを３重化した第２の実施例
について次に説明する。

第８図、第９図、第１０図は本発明の第２の実施例を説
明する図である。第８図は本発明の第二の実施例による
ディスク駆動装置の構成を示す図、第９図は第８図にお
ける多数決回路の一構成例を示す図、第１０図は第９図
における制御信号発生回路の入出力関係を示す図であ゛
る。第８図において、２３−１．２３−２．２３−３は
同期して動作するマイクロプロセッサ、２６はマイクロ
プロセッサの書き込みサイクルにおいて、各マイクロプ
ロセッサから出力されるデータとアドレスをそれぞれ比
較して、多数決により書き込みデータとアドレスを決定
し、多数決により決定できない場合はエラーフラグとデ
ータ書き込み禁止信号を生成し、多数決により決定でき
るがすべてが一致はしていない場合は、多数決により選
択されたデータ、アドレスと異なるデータ、アドレスを
出力するマイクロプロセッサを識別し、識別結果を出力
する多数決回路、２７は多数決回路２６から出力される
識別結果を蓄え、上位コントローラから内容を読むこと
のできるエラーロギングメモリである。第２の実施例の
ディスク駆動装置の動作は、基本的には第一の実施例と
同じであるが、マイクロプロセッサが３重化されている
ので、１台のマイクロプロセッサが誤動作してもディス
ク駆動装置は動作を継続でき、２台以上のマイクロプロ
セッサが誤動作して初めて動作が凍結される。次に、第
２の実施例に特徴的な多数決回路２６の回路構成と動作
について説明する。

第９図において、４０−１はマイクロプロセッサ２３−
１の出力バス１０８−１のデータとアドレスをマイクロ
プロセッサ２３−２の出力バス１０８−２のデータ、ア
ドレスと比較し、一致していれば出力２６１をハイレベ
ルとするコンパレータ、４ｏ−２は同様にマイクロプロ
セッサ２３−１の出力とマイクロプロセッサ２３−３の
出力を比較するコンパレータ、４０−３は同様にマイク
ロプロセッサ２３−２の出力とマイクロプロセッサ２３
−３の出力を比較するコンパレータ、６２は３個のコン
パレータの出力２６１，２６２゜２６３を入力とし、第
１０図に示す表に従いセレクタ６１での出力バス選択信
号２６９．２台以上の誤動作により多数決による決定が
できないことを示す信号１２１．１台が誤動作したとき
の誤動作したマイクロプロセッサの識別コード１２２．
１台が誤動作したことを示す信号２７０を発生する制御
信号発生回路、６１は出力バス選択信号２６９に従い、
マイクロプロセッサ２３−１だけが誤動作したときマイ
クロプロセッサ２３−２の出力バス１０８−２を選択し
、それ以外のときはマイクロプロセッサ２３−１の出力
バス１０８−１を選択して出力するセレクタ、６３はＯ
Ｒゲート６６により自己ホールド回路を形成し、２台以
上の誤動作を記憶してエラーフラグ１２３を出力するフ
リップフロップ、６４はＯＲゲート６７により自己ホー
ルド回路を形成し、１台の誤動作があったこと記憶して
１台の誤動作があったことを示すフラグ１２４を出力す
るフリップフロップ、６５は３台のマイクロプロセッサ
からのデータストローブの論理積をとって２個のフリッ
プフロップ６３．６４にセットタイミング２６８を与え
るためのＮＡＮＤゲートである。

次に、ディスク駆動装置の動作に関連付けて多数決回路
２６の動作について説明する。同期して動作する３台の
マイクロプロセッサの出力がすべて一致していれば３個
のコンパレータの出力２６１゜２６２．２６３はすべて
１となるので制御信号発生回路６２の出力２６９，１２
１，１２２，２７０はすべてＯとなり、ディスク駆動装
置は正常に動作する。１台のマイクロプロセッサだけが
誤動作した場合、３個のコンパレータの出力のうち誤動
作したマイクロプロセッサの出力が入力される２個のコ
ンパレータの出力が０となる。マイクロプロセッサの誤
動作の状況とコンパレータの出力の関係は第１０図の表
に示す通りであり、制御信号発生回路６２は１台の誤動
作があったことを示す信壮２７０を１とし、誤動作した
マイクロプロセッサの識別コードを出力する。２７０が
１となるのでフリップフロップ６４が１にセットされ、
１台の誤動作があったことがフラグ１２４によりステー
タス信号として］−位コントローラ１に通知されろ。ま
たセレクタ６１では正常なマイクロプロセッサの出力が
選択される。この時、誤動作したマイクロプロセッサの
識別コードはエラーロギングメモリ２７に？７７　Ｍさ
れろ。一方、２金具１−の誤動作を示す信号１２１はＯ
であるから、ディスク駆動装置の動作は継続される。

さらに、２台以上のマイクロプロセッサが誤動作した場
合は、３個のコンパレータの出力がすべてＯとなるので
、２台以上の誤動作を示す信号１２１が１となり、書き
込み禁止回路２５で当該サイクルでのデータの書き込み
が禁止される。また、フリップフロップ６３が１にセッ
トされるので、ディスクへの書き込み動作が抑止され、
上位コントローラに割込みにより通知され、３台のマイ
クロプロセッサも割込みにより停止する。２台以上のマ
イクロプロセッサが誤動作した場合のこれらの動作は、
第一の実施例で２台のマイクロプロセッサの出力に不一
致が発生した場合の動作に同じである。

第一の実施例、第二の実施例によるディスク駆動装置は
、それぞれ不一致検出回路、多数決回路の診断を行うた
めの機能を備えている。第１１図は上位コントローラか
らの診断手順を示す図である。診断を行うには、まず−
上位コントローラから診断用コマンドを設定してディス
ク駆動装置を起動する。ディスク駆動装置の複数のマイ
クロプロセッサは、診断用コマンドを受は取ると、それ
ぞれ異なる診断プログラムを実行する。診断プログラム
は複数のマイクロプロセッサの同期を崩すことなく、出
力するデータまたはアドレスだけが一致しないように構
成されており、所望の不一致パターンを発生させる。そ
の結果、データまたはアドレスの不一致が発生するので
上位コントローラはディスク［Ｊ］装置からの割込み、
あるいはステータスを待ち、所定の応答、あるいは処理
が行われたかどうかを調へればよい。

〔発明の効果］ 以１−に説明したように、本発明によれば、マイクロプ
ロセッサを内蔵するディスク駆動装置において、マイク
ロプロセッサのほぼすべての誤動作を検出できるので、
ディスク駆動装置の信頼性が大幅に向上する。

また、多数決回路を設けたことにより、高信頼性を実現
すると同時に稼働率も高めることができる。

さらに、エラーロギングメモリに誤動作したマイクロプ
ロセッサの識別コードを蓄積することにより保守性が向
上する。

【図面の簡単な説明】

第１図は本発明の第一の実施例によるディスク駆動装置
の構成を示す図、第２図は第１図における同期制御回路
の回路構成を示す図、第３図は第２図に示す回路の動作
を説明するためのタイミングチャートを示す図、第４図
は第１図における不一致検出回路２４と書き込み禁止回
路２５の回路構成を示す図、第５図は第４図に示す回路
の動作を説明するためのタイミングチャートを示す図、
第６１★１は第１図に示すディスク駆蛎装置の動作を説
明するためのフローチャートを示す図、第７図は従来の
ディスク駆動装置の構成を示す図、第８図は本発明の第
二の実施例によるディスク駆動装置の構成を示す図、第
９図は第８図における多数決回路の回路構成を示す図、
第１０図、第１１図は本発明によるディスク駆動装置の
診断手順を説明するためのフローチャート、第１２図は
書き込の み禁止回路２鈍う一つの回路構成を示す図、第１３図は
第１２図に示す回路の動作を説明するためのタイミング
チャートを示す図である。 １・・・上位コントローラ２・・・インタフェース回路
、３・・・書き込みデータバッファメモリ、４・・・読
みだしデータバッファメモリ、５・・・データ書き込み
回路、６・・・データ読みだし回路、７・・・ヘッド切
り替え回路、８・・・アクチュエータモータ制御・駆動
回路、２１・・・クロック発生回路、２２・・・同期制
御回路・２３・・・マイクロプロセッサ、２４・・・不
一致検出回路、２５・・・書き込み禁出回路、２６・・
・多数決回路、４０・・・コンパレータ、６１・・セレ
クタ、６２・制御信号発生回路、８０・・・ラッチ、８
１・・・遅延回路。

Claims (1)

1. 【特許請求の範囲】 １、マイクロプロセッサを内蔵するディスク駆動装置に
   おいて、 バスサイクルレベルで同期して動作し、同一プログラム
   を実行する複数のマイクロプロセッサと、該複数マイク
   ロプロセッサの同期を確立し、維持する手段と、該複数
   マイクロプロセッサのデータライトサイクルにおいて、
   該複数マイクロプロセッサから出力される書き込みデー
   タを比較検出する手段と、書き込み先アドレスを比較検
   出する手段と、比較結果に不一致がある場合は、該書き
   込みデータの上記ディスク駆動装置への書き込みを禁止
   する手段と、比較結果に不一致があることを上位コント
   ローラに通知する手段とを設けたことを特徴とするディ
   スク駆動装置。 ２、上記複数マイクロプロセッサに対し、多数決論理手
   段を付加したことを特徴とするディスク駆動装置。 ３、請求項２記載のディスク駆動装置において一致する
   データまたはアドレスがない時に不一致状態として検出
   する手段を有することを特徴とするディスク駆動装置。 ４、請求項２に記載のディスク駆動装置において不一致
   データに対応したプロセッサを識別する手段と上記識別
   結果を蓄積するメモリ手段と上記メモリ内情報を外部へ
   転送する手段を有することを特徴とするディスク駆動装
   置。 ５、請求項１記載のディスク駆動装置を用い、上記複数
   のマイクロプロセッサに異なつた診断プログラムを実行
   させて、機能を診断することを特徴とするディスク駆動
   装置の診断方法。