JPH0319311A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH0319311A JPH0319311A JP1152254A JP15225489A JPH0319311A JP H0319311 A JPH0319311 A JP H0319311A JP 1152254 A JP1152254 A JP 1152254A JP 15225489 A JP15225489 A JP 15225489A JP H0319311 A JPH0319311 A JP H0319311A
- Authority
- JP
- Japan
- Prior art keywords
- photoresist
- target
- lower layer
- layer photoresist
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
- Photosensitive Polymer And Photoresist Processing (AREA)
- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特にＬＳＩの
ような微細パターンの位置合わせの精度を向上させるた
めの半導体装置の製造方法に関する． 〔発明の概要〕 ２層以上のフォトレジストを用いてパターンを形成する
工程において、位置合わせを行うためのターゲット領域
の下層のフォトレジストを除去した後、上層フォトレジ
ストを塗布してパターンを形成する．ターゲント領域の
下層フォトレジストがないので、位置合わせに際し、タ
ーゲッｌ・を明瞭に、しかもターゲットの精確な位置を
認識することが出来、高精度の位置合わせを行うことが
出来る。
ような微細パターンの位置合わせの精度を向上させるた
めの半導体装置の製造方法に関する． 〔発明の概要〕 ２層以上のフォトレジストを用いてパターンを形成する
工程において、位置合わせを行うためのターゲット領域
の下層のフォトレジストを除去した後、上層フォトレジ
ストを塗布してパターンを形成する．ターゲント領域の
下層フォトレジストがないので、位置合わせに際し、タ
ーゲッｌ・を明瞭に、しかもターゲットの精確な位置を
認識することが出来、高精度の位置合わせを行うことが
出来る。
ＬＳＩのＡ１配線等を行うためのパターン形成工程にお
いては、素子の微細化に伴いパターンの位置合わせ精度
を向上させることが必要な条件である。このパターン位
置合わせには、第２図に示すように半導体基板の表面に
、サブミクロンオーダーの段差を有する、例えば十字形
のターゲットマーク１を設け、その上に位置合わせ用マ
ーク２のマスクによって重ね合わせて位置合わせを行っ
た後、パターンを形成する．この位置合わせに際し、塗
布したフォトレジストをブリベークあるいは位置合わせ
のための露光を行うことによってフォトレジストの透明
度が低下し、ターゲットマークからの反射光が見えにく
くなってしまい、位置合わせが不精確になってしまうこ
とがあった。
いては、素子の微細化に伴いパターンの位置合わせ精度
を向上させることが必要な条件である。このパターン位
置合わせには、第２図に示すように半導体基板の表面に
、サブミクロンオーダーの段差を有する、例えば十字形
のターゲットマーク１を設け、その上に位置合わせ用マ
ーク２のマスクによって重ね合わせて位置合わせを行っ
た後、パターンを形成する．この位置合わせに際し、塗
布したフォトレジストをブリベークあるいは位置合わせ
のための露光を行うことによってフォトレジストの透明
度が低下し、ターゲットマークからの反射光が見えにく
くなってしまい、位置合わせが不精確になってしまうこ
とがあった。
そこで、位置合わせ用マーク２を含む領域のフォトレジ
ストを除去するために、局部露光用窓部３を用いて別の
光源で露光し、フォトレジストを除去するような装置も
知られている（特開昭６３−２９６２２０ ）。
ストを除去するために、局部露光用窓部３を用いて別の
光源で露光し、フォトレジストを除去するような装置も
知られている（特開昭６３−２９６２２０ ）。
ＬＳＩのような段差を有する半導体基板上の微細パター
ン形戊においては、２層以上の多層フォトレジストを用
いることが望ましい．多層フォトレジストを用いたパタ
ーン形戒において、半導体基板上のターゲットに精確に
位置合わせを行うためには、ある程度の段差を有するタ
ーゲットを設ける必要がある。このターゲット上にフォ
トレジストをスビンコート法等によって塗布するとき、
第３図に示すように、半導体基板１１の上に設けたター
ゲット１２の上に下層フォトレジスト１３を塗布した後
のターゲット近傍においては、フォトレジストの厚さ１
５がターゲットの中心線１４に対して非対称になってし
まう。このことによって、光学的にターゲットの位置が
ずれて見えることになる。
ン形戊においては、２層以上の多層フォトレジストを用
いることが望ましい．多層フォトレジストを用いたパタ
ーン形戒において、半導体基板上のターゲットに精確に
位置合わせを行うためには、ある程度の段差を有するタ
ーゲットを設ける必要がある。このターゲット上にフォ
トレジストをスビンコート法等によって塗布するとき、
第３図に示すように、半導体基板１１の上に設けたター
ゲット１２の上に下層フォトレジスト１３を塗布した後
のターゲット近傍においては、フォトレジストの厚さ１
５がターゲットの中心線１４に対して非対称になってし
まう。このことによって、光学的にターゲットの位置が
ずれて見えることになる。
本発明の目的は、ターゲットの位置がずれて見えること
なく、かつ高精度の位置合わせを実現することにある。
なく、かつ高精度の位置合わせを実現することにある。
本発明は、前記課題を解決するために、半導体基板上の
ターゲット近傍の下層フォトレジストの非対称な領域を
除去した後、上層フォトレジストを塗布してパターンを
形成することによって、パターンの位置合わせ精度の向
上を計るものである。
ターゲット近傍の下層フォトレジストの非対称な領域を
除去した後、上層フォトレジストを塗布してパターンを
形成することによって、パターンの位置合わせ精度の向
上を計るものである。
ターゲット上の下層フォトレジストの非対称な領域を除
去することによって、光学的な位置ずれが生じなくなり
、かつターゲットからの反射光が減衰しない。また上層
フォトレジストを塗布しても、ターゲット近傍には下層
フォトレジストが塗布されているので上層フォトレジス
トによる非対称性は無視出来るほど小さい。
去することによって、光学的な位置ずれが生じなくなり
、かつターゲットからの反射光が減衰しない。また上層
フォトレジストを塗布しても、ターゲット近傍には下層
フォトレジストが塗布されているので上層フォトレジス
トによる非対称性は無視出来るほど小さい。
本発明の実施例を第ｌ図を用いて説明する。まず、半導
体基板ｌ１の表面に、位置合わせのための基準となるタ
ーゲッ口２を形威し、下層フォトレジストｌ３をスビン
コート法等によって塗布する．ターゲッ目２近傍の下層
フォトレジストの非対称な領域ｌ６が発生する。下層フ
ォトレジスト塗布後の断面図を第ｌ図ａに示す。
体基板ｌ１の表面に、位置合わせのための基準となるタ
ーゲッ口２を形威し、下層フォトレジストｌ３をスビン
コート法等によって塗布する．ターゲッ目２近傍の下層
フォトレジストの非対称な領域ｌ６が発生する。下層フ
ォトレジスト塗布後の断面図を第ｌ図ａに示す。
次に、下層フォトレジストの非対称な領域１６を含むタ
ーゲット領域１７のみ露光するためのマスクを用いて露
光し、現像除去する。ターゲット領域の下層フォトレジ
スト除去後の断面図を第ｌ図ｂに示す． 次に、ターゲット領域１７を除去した残りの下層フォト
レジスト１３の部分をプリベークし、その上に上層フォ
トレジスト１８を塗布する。上層フォトレジスト塗布後
の断面図を第１図Ｃに示す。上層フォトレジストの非対
称性を少なくするには、ターゲット１２とターゲット領
域１７との寸法差を必要以上に大きくしない方が望まし
い。また、下層フォトレジスト１３をプリベークしない
で上層フォトレジストを塗布すると、上層と下層のフォ
トレジストの混合が生じやすいので、多層フォトレジス
トを用いる場合は下層フォトレジストをブリベークする
ことが必要な工程である。
ーゲット領域１７のみ露光するためのマスクを用いて露
光し、現像除去する。ターゲット領域の下層フォトレジ
スト除去後の断面図を第ｌ図ｂに示す． 次に、ターゲット領域１７を除去した残りの下層フォト
レジスト１３の部分をプリベークし、その上に上層フォ
トレジスト１８を塗布する。上層フォトレジスト塗布後
の断面図を第１図Ｃに示す。上層フォトレジストの非対
称性を少なくするには、ターゲット１２とターゲット領
域１７との寸法差を必要以上に大きくしない方が望まし
い。また、下層フォトレジスト１３をプリベークしない
で上層フォトレジストを塗布すると、上層と下層のフォ
トレジストの混合が生じやすいので、多層フォトレジス
トを用いる場合は下層フォトレジストをブリベークする
ことが必要な工程である。
フォトレジストのタイプや種類は、本発明の主旨におい
て自由に選択して使用することが出来る。
て自由に選択して使用することが出来る。
本発明の実施例において、下層フォトレジストと上層フ
ォトレジストの２層構造について説明したが、下層フォ
トレジストとして複数層を有する場合においても、複数
層のフォトジストに本発明の下層フォトレジストの製造
方法を適用すれば同様の効果を得ることが出来る。
ォトレジストの２層構造について説明したが、下層フォ
トレジストとして複数層を有する場合においても、複数
層のフォトジストに本発明の下層フォトレジストの製造
方法を適用すれば同様の効果を得ることが出来る。
本発明によるターゲット領域のフォトレジストを除去し
た半導体装置の製造方法を用いれば、フォトレジストの
非対称性が生じないので、位置合わせに際して位置合わ
せのずれがなく、かつターデットを明瞭に見ることが出
来るので高精度の位置合わせを実現することが出来る。
た半導体装置の製造方法を用いれば、フォトレジストの
非対称性が生じないので、位置合わせに際して位置合わ
せのずれがなく、かつターデットを明瞭に見ることが出
来るので高精度の位置合わせを実現することが出来る。
３−−一一・
１
２ −−−−一・
３
４−・
５−・一−一・−・
１６−・−・−・−
１７・−・−・一・・
１８・−・一
局部露光用窓部
半導体基板
ターゲット
下層フォトレジスト
ターゲットの中心線
フォトレジストの厚さ
・一下層フォトレジスｌ・の非対称な領域・一ターゲッ
ト領域 ・一上層フォトレジスト
ト領域 ・一上層フォトレジスト
第１図は本発明の実施例の各工程における断面図で、ａ
は下層フォトレジスト塗布後の断面図、ｂはターゲット
８１域の下層フォトレジスト除去後の断面図、Ｃは上層
フォトレジス｝４布後の断面図、第２図ａないしＣは従
来の位置合わせに用いるマークの平面図、第３図はフォ
トレジストの非対称性を示す断面図である。 ■−・・・−・・−・ターゲットマーク２−・−・一一
−−−一−一位置合わせ用マーク０ ９一τ゛ットマー
ク ａ 下層フォトレジ′又ト塗布後の崖斤面図ｂ ターリ
ー゛ット預雇の 下層フォトレジスト除六ｉ変の断面固 １８−ヒ．泪フ才トレシ゛スト ｆ ｂ 位置合せ用マーク 本発明の丈把例の各工程１こお゛ける断面闇第１ 図 １疋来の｛狂置台せに用いるマークの平面図第２図
は下層フォトレジスト塗布後の断面図、ｂはターゲット
８１域の下層フォトレジスト除去後の断面図、Ｃは上層
フォトレジス｝４布後の断面図、第２図ａないしＣは従
来の位置合わせに用いるマークの平面図、第３図はフォ
トレジストの非対称性を示す断面図である。 ■−・・・−・・−・ターゲットマーク２−・−・一一
−−−一−一位置合わせ用マーク０ ９一τ゛ットマー
ク ａ 下層フォトレジ′又ト塗布後の崖斤面図ｂ ターリ
ー゛ット預雇の 下層フォトレジスト除六ｉ変の断面固 １８−ヒ．泪フ才トレシ゛スト ｆ ｂ 位置合せ用マーク 本発明の丈把例の各工程１こお゛ける断面闇第１ 図 １疋来の｛狂置台せに用いるマークの平面図第２図
Claims (1)
- 半導体基板上に２層以上のフォトレジストを用いてパタ
ーンを形成する工程において、位置合わせを行うために
前記半導体基板に形成された段差を有するターゲットの
上に下層フォトレジストを塗布した後、前記ターゲット
領域の上の前記下層フォトレジストを局部的に除去し、
焼成した後、上層フォトレジストを塗布してパターンを
形成する半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152254A JPH0319311A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1152254A JPH0319311A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319311A true JPH0319311A (ja) | 1991-01-28 |
Family
ID=15536462
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1152254A Pending JPH0319311A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319311A (ja) |
-
1989
- 1989-06-16 JP JP1152254A patent/JPH0319311A/ja active Pending
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