JPH0319344A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0319344A JPH0319344A JP1155065A JP15506589A JPH0319344A JP H0319344 A JPH0319344 A JP H0319344A JP 1155065 A JP1155065 A JP 1155065A JP 15506589 A JP15506589 A JP 15506589A JP H0319344 A JPH0319344 A JP H0319344A
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- resist
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/01—Manufacture or treatment
- H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要］
金属バンプの形成方法に関し、
歩留，品質を高めることを目的とし、
平坦電極を設けた半導体基板上に絶縁膜を被着Ｌ７、該
絶縁膜をパターンニングして前記平坦電極部分を開口す
る工程、次いで、前記平坦電極部分および絶縁膜上の全
面にバリヤ金属膜を被着する工程、 次いで、複数のレジスト（例えば、バクーンニング積度
が良くて除去され易い下層の第１レジストと、耐メノキ
性の良い上層の第２レジストとからなるレジスト）を被
着し、前記平坦電極部分を開ロして前記バリヤ金属膜を
露出させ、且つ、他部分をヤスクした前記複数のレジス
トからなるレジスト膜マスクを形成する工程、 次いで、前記バリヤ金属膜を電極にして、前記開口部の
前記ハリヤ金属膜上に金属バンプをメッキ形成する工程
、次いで、前記複数のレジスト膜を除去し、前記金属バ
ンプをマスクにして露出した前記バリヤ金属膜をエッチ
ング除去する工程が含まれることを特徴とする。
絶縁膜をパターンニングして前記平坦電極部分を開口す
る工程、次いで、前記平坦電極部分および絶縁膜上の全
面にバリヤ金属膜を被着する工程、 次いで、複数のレジスト（例えば、バクーンニング積度
が良くて除去され易い下層の第１レジストと、耐メノキ
性の良い上層の第２レジストとからなるレジスト）を被
着し、前記平坦電極部分を開ロして前記バリヤ金属膜を
露出させ、且つ、他部分をヤスクした前記複数のレジス
トからなるレジスト膜マスクを形成する工程、 次いで、前記バリヤ金属膜を電極にして、前記開口部の
前記ハリヤ金属膜上に金属バンプをメッキ形成する工程
、次いで、前記複数のレジスト膜を除去し、前記金属バ
ンプをマスクにして露出した前記バリヤ金属膜をエッチ
ング除去する工程が含まれることを特徴とする。
本発明は半導体装置の製造方法のうち、特に金属バンプ
の形戒方法に関する。
の形戒方法に関する。
金属パンプ（ｂｕｍｐ）を設けた半導体装置は、ワイヤ
ーをボンディングする必要がないために、半導体容器の
厚みを薄くでき、且つ、半導体チップのボンディングパ
ッド（電極領域）も小さくできて、半導体容器を偏平な
形状にしてＩＣカードに組み込んだり、また、多ピンＩ
Ｃを高集積化できる利点を有する構造である。更に、複
数の半導体チップを回路基板に配置して複合デバイスに
作或できるため、電子回路を高密度実装できる利点があ
る。
ーをボンディングする必要がないために、半導体容器の
厚みを薄くでき、且つ、半導体チップのボンディングパ
ッド（電極領域）も小さくできて、半導体容器を偏平な
形状にしてＩＣカードに組み込んだり、また、多ピンＩ
Ｃを高集積化できる利点を有する構造である。更に、複
数の半導体チップを回路基板に配置して複合デバイスに
作或できるため、電子回路を高密度実装できる利点があ
る。
このような金属バンプを設けた半導体装置は、最近、そ
の高密度化の利点から再び見直されて再検討されつつあ
る。
の高密度化の利点から再び見直されて再検討されつつあ
る。
第２図は金属バンプ電極の断面図を示しており、１は半
導体基板，２はアルミニウムからなる平坦電極（アルミ
ニウム電極），３は燐シリケートガラス（Ｐ Ｓ Ｇ）
膜からなる絶縁膜，４はＴｉ （チタン〉とＰｄ （パ
ラジウム）の複合膜からなるバリヤ金属膜，５は金（Ａ
ｕ）からなるマッシュルーム型の金属バンプ（金バンプ
）である。
導体基板，２はアルミニウムからなる平坦電極（アルミ
ニウム電極），３は燐シリケートガラス（Ｐ Ｓ Ｇ）
膜からなる絶縁膜，４はＴｉ （チタン〉とＰｄ （パ
ラジウム）の複合膜からなるバリヤ金属膜，５は金（Ａ
ｕ）からなるマッシュルーム型の金属バンプ（金バンプ
）である。
このような金属バンプの従来の形成方法の工程順断面図
を第３図（ａ）〜（『）に示している。その概要を説明
すると、 第３図（ａｌ参照；まず、半導体基板１上に設けたアル
ミニウム電極２を含む基板全面に、化学気相威長（ＣＶ
Ｄ）法によってＰＳＧ膜３（カバー絶縁膜）を成長する
。なお、ＰＳＧ膜３の代わりに、酸化シリコン（ＳｉＯ
ｚ）膜を用いる場合もある。
を第３図（ａ）〜（『）に示している。その概要を説明
すると、 第３図（ａｌ参照；まず、半導体基板１上に設けたアル
ミニウム電極２を含む基板全面に、化学気相威長（ＣＶ
Ｄ）法によってＰＳＧ膜３（カバー絶縁膜）を成長する
。なお、ＰＳＧ膜３の代わりに、酸化シリコン（ＳｉＯ
ｚ）膜を用いる場合もある。
第３図（ｂｌ参照；次いで、フォトプロセスを適用して
ＰＳＧ膜３をエソチングして、アルミニウム電極２上に
開口部６を形成する。
ＰＳＧ膜３をエソチングして、アルミニウム電極２上に
開口部６を形成する。
第３図（Ｃｌ参照；次いで、マスクを除去した後、開口
部６を含むＰＳＧ膜３上にバリヤ金属膜４を蒸着法で被
着する。
部６を含むＰＳＧ膜３上にバリヤ金属膜４を蒸着法で被
着する。
第３図（ｄ）参照；次いで、レジスト膜を塗布し、露光
・現像して前記開口部６の位置に開口部よりやや広い開
口部７を有するレジスト膜マスク８を形成する。
・現像して前記開口部６の位置に開口部よりやや広い開
口部７を有するレジスト膜マスク８を形成する。
第３図ｔｅｌ参照；次いで、レジスト膜マスク８を被覆
した状態で、バリヤ金属膜４をメッキ電極として開口部
７に金バンプ５を鍍金法でメッキする。
した状態で、バリヤ金属膜４をメッキ電極として開口部
７に金バンプ５を鍍金法でメッキする。
この時、レジスト膜マスク８で被覆された部分はメッキ
されない。
されない。
第３図（ｆ）参照；次いで、レジスト膜マスク８を除去
し、更に、露出したバリヤ金属膜４をエッチング除去す
る。このようにして、アルξニウム電極２の上にバリヤ
金属膜４を介した金ハンブ５が形成される。
し、更に、露出したバリヤ金属膜４をエッチング除去す
る。このようにして、アルξニウム電極２の上にバリヤ
金属膜４を介した金ハンブ５が形成される。
上記が従来の金属バンプの形成方法の概要である。
ところが、このような金属バンプ電極の形戒方法は、レ
ジスト膜マスク８を被覆してマノシュルーム型の金バン
ープを形成し、次いで、レジスト膜マスク８を除去し、
更に、バリヤ金属膜４をエッチング除去する方法である
から、レジスト膜マスク８に関わりのある不具合が起こ
る。即ち、レジスト膜マスク８を被覆膜として厚い（高
さ５０μｍ程度）金バンプをメッキ形成する鍍金工程で
は、レジスト膜の剥がれが生じて、不必要な部分にメッ
キ層が被着して、そのメッキ異常のために不良品ができ
る。
ジスト膜マスク８を被覆してマノシュルーム型の金バン
ープを形成し、次いで、レジスト膜マスク８を除去し、
更に、バリヤ金属膜４をエッチング除去する方法である
から、レジスト膜マスク８に関わりのある不具合が起こ
る。即ち、レジスト膜マスク８を被覆膜として厚い（高
さ５０μｍ程度）金バンプをメッキ形成する鍍金工程で
は、レジスト膜の剥がれが生じて、不必要な部分にメッ
キ層が被着して、そのメッキ異常のために不良品ができ
る。
また、マッシュルーム型に金バンプをメソキするために
、レジスト膜マスク８やバリヤ金属膜４をエソチング除
去しても完全に除去されず、マ・７シュルームの傘下に
それらの残渣が残こり、素子特性に悪影響を与えること
が起こる。
、レジスト膜マスク８やバリヤ金属膜４をエソチング除
去しても完全に除去されず、マ・７シュルームの傘下に
それらの残渣が残こり、素子特性に悪影響を与えること
が起こる。
特に、口径６インチφ程度の大口径化ウエハーでは、全
面に均一な膜厚のレジスト膜マスク８を一様に形成する
ことが困難で、ウエハー面にレジスト膜厚の不均一が生
じ、且つ、レジストを厚く塗布するほど、ウエハー全面
での膜厚の不均一性が激しくなり、これが上記の問題を
倍加させている。
面に均一な膜厚のレジスト膜マスク８を一様に形成する
ことが困難で、ウエハー面にレジスト膜厚の不均一が生
じ、且つ、レジストを厚く塗布するほど、ウエハー全面
での膜厚の不均一性が激しくなり、これが上記の問題を
倍加させている。
本発明はこれらの問題点を解消させ、金属バンプを有す
る半導体装置の歩留，品質を高めるための製造方法を提
案するものである。
る半導体装置の歩留，品質を高めるための製造方法を提
案するものである。
次いで、複数のレジスト （例えば、パターンニング精
度が良くて除去され易い下層の第１レジストと耐メソキ
性の良い上層の第２レジストからなる複数のレジスト）
を被着し、前記平坦電極部分を開口して前記バリヤ金属
膜を露出させ、且つ、他部分をマスクした前記複数のレ
ジストからなるレジスト膜マスクを形成する工程、 次いで、前記バリヤ金属膜を電極にして、前記開口部の
前記バリヤ金属膜上に金属バンプをメッキ形成する工程
、次いで、前記複数のレジスト膜を除去し、前記金属バ
ンプをマスクにして露出した前記バリヤ金属膜をエッチ
ング除去する工程が含まれる製造方法によって解決され
る。
度が良くて除去され易い下層の第１レジストと耐メソキ
性の良い上層の第２レジストからなる複数のレジスト）
を被着し、前記平坦電極部分を開口して前記バリヤ金属
膜を露出させ、且つ、他部分をマスクした前記複数のレ
ジストからなるレジスト膜マスクを形成する工程、 次いで、前記バリヤ金属膜を電極にして、前記開口部の
前記バリヤ金属膜上に金属バンプをメッキ形成する工程
、次いで、前記複数のレジスト膜を除去し、前記金属バ
ンプをマスクにして露出した前記バリヤ金属膜をエッチ
ング除去する工程が含まれる製造方法によって解決され
る。
［課題を解決するための千段］
その課題は、平坦電極を設けた半導体基板上に絶縁膜を
被着し、該絶縁膜をパターンニングして前記平坦電極部
分を開口する工程、次いで、前記平坦電極部分および絶
縁膜上の全面にバリヤ金属膜を被着する工程、 ［作用］ 即ち、本発明では複数のレジストを被着する多層塗りを
おこない、例えば、パターンニング精度が良くて除去さ
れ易い下層の第１レジストと耐メッキ性の良い上層の第
２レジストからなる複数のレジストを被着してパターン
ニングし、これをマスクにしてバンプ電極を形威し、そ
して、その複数のレジストを除去し、更に、バリヤ金属
膜をエソチング除去する。
被着し、該絶縁膜をパターンニングして前記平坦電極部
分を開口する工程、次いで、前記平坦電極部分および絶
縁膜上の全面にバリヤ金属膜を被着する工程、 ［作用］ 即ち、本発明では複数のレジストを被着する多層塗りを
おこない、例えば、パターンニング精度が良くて除去さ
れ易い下層の第１レジストと耐メッキ性の良い上層の第
２レジストからなる複数のレジストを被着してパターン
ニングし、これをマスクにしてバンプ電極を形威し、そ
して、その複数のレジストを除去し、更に、バリヤ金属
膜をエソチング除去する。
このようにレジストの多層塗りすれば、厚いレジストを
ウエハー全面に均一な膜厚で被覆することができ、その
ため、ウエハー全面の素子に均一なバンプ電極が形成さ
れ、マソシュルーム下の残渣も減少して、半導体装置の
歩留，品質を向上させることができる。
ウエハー全面に均一な膜厚で被覆することができ、その
ため、ウエハー全面の素子に均一なバンプ電極が形成さ
れ、マソシュルーム下の残渣も減少して、半導体装置の
歩留，品質を向上させることができる。
［実施例］
以下、図面を参照して実施例によって詳細に説明する。
第１図（ａ）〜（ｅ）は本発明にかかる形成方法の工程
順断面図を示しており、順を追って説明すると、第１図
（ａｌ参照；まず、半導体基板１上に設けたアルミニウ
ム電極２ （膜厚ｌμｍ前後）を含む基板全面にＰＳＧ
膜３ （膜厚１μｍ程度）を戒長し、そのＰＳＧ膜３を
エソチングしてアルミニウム電極２上に開口部６を設け
、その開口部６を含むＰＳＧ膜３上にバリヤ金属膜４を
被着する。なお、バリヤ金属膜４は蒸着法で被着したＴ
ｉ膜（膜厚３０００人）とＰｄ膜（膜厚２０００人）と
の２層からなる膜である。また、アル【ニウム電極２の
面積は約１００μｍ角の大きさである。
順断面図を示しており、順を追って説明すると、第１図
（ａｌ参照；まず、半導体基板１上に設けたアルミニウ
ム電極２ （膜厚ｌμｍ前後）を含む基板全面にＰＳＧ
膜３ （膜厚１μｍ程度）を戒長し、そのＰＳＧ膜３を
エソチングしてアルミニウム電極２上に開口部６を設け
、その開口部６を含むＰＳＧ膜３上にバリヤ金属膜４を
被着する。なお、バリヤ金属膜４は蒸着法で被着したＴ
ｉ膜（膜厚３０００人）とＰｄ膜（膜厚２０００人）と
の２層からなる膜である。また、アル【ニウム電極２の
面積は約１００μｍ角の大きさである。
第１図（ｂｌ参照；次いで、その上面にＺＰＲ （ゼオ
ンポジレジスト）からなる第１レジス１・１）を塗布し
キュアさせて、３μｍ前後の膜厚にした後、更に、○Ｆ
ＰＲ （東京応化ボジレジスト）からなる第２レジスト
１２を塗布しキュアさせて、同じく３μｍ前後の膜厚に
形成する。ここに、ＺＰＲはヒビ割れが起き易いが、パ
ターンニングして高精度にパターンニングできて、且つ
、爾後に除去の容易なことが特色のレジストであり、又
、ＯＦＰＲは耐メッキ性に優れたことを特色とするレジ
ストである。
ンポジレジスト）からなる第１レジス１・１）を塗布し
キュアさせて、３μｍ前後の膜厚にした後、更に、○Ｆ
ＰＲ （東京応化ボジレジスト）からなる第２レジスト
１２を塗布しキュアさせて、同じく３μｍ前後の膜厚に
形成する。ここに、ＺＰＲはヒビ割れが起き易いが、パ
ターンニングして高精度にパターンニングできて、且つ
、爾後に除去の容易なことが特色のレジストであり、又
、ＯＦＰＲは耐メッキ性に優れたことを特色とするレジ
ストである。
第ｌ図（Ｃ）参照：次いで、露光・現像して前記開口部
６の位置に開口部よりやや広い開口部１３を有する第１
レジスト１）および第２レジスト１２からなるレジスト
膜マスク１０を形成する。
６の位置に開口部よりやや広い開口部１３を有する第１
レジスト１）および第２レジスト１２からなるレジスト
膜マスク１０を形成する。
第１図（ｄ）参照；次いで、レジスト膜マスク１０を保
護膜とし、バリヤ金属膜４をメンキ電極として開口部Ｉ
３に金バンプ１５ （直径１００〜２００μｍφ，高さ
５０μｍ程度）を鍍金法でメ・ノキ形戒する。その時、
レジスト膜マスク１０で被覆された部分はメッキされな
い。
護膜とし、バリヤ金属膜４をメンキ電極として開口部Ｉ
３に金バンプ１５ （直径１００〜２００μｍφ，高さ
５０μｍ程度）を鍍金法でメ・ノキ形戒する。その時、
レジスト膜マスク１０で被覆された部分はメッキされな
い。
第１図（ｅ）参照：次いで、第１レジスト１）および第
２レジストｌ２からなるレジスト膜マスク１０を溶解し
て除去し、更に、露出したバリヤ金属膜３をエッチング
除去する。このようにして、アルミニウム電極２の上に
バリヤ金属膜４を介した金バンプｌ５を形成する。
２レジストｌ２からなるレジスト膜マスク１０を溶解し
て除去し、更に、露出したバリヤ金属膜３をエッチング
除去する。このようにして、アルミニウム電極２の上に
バリヤ金属膜４を介した金バンプｌ５を形成する。
上記のような形成方法を採れば、第２レジスト１２は耐
メッキ性に優れているから鍍金工程でのレジスト膜の剥
がれが城少しで不良品が低減され、製造の歩留が向上す
る。また、多層塗りのためにレジスト膜マスク１０の膜
厚を厚くできて、しかも、膜厚が均一になり、且つ、第
１レジスト１）はパターンニング残りが少ないレジスト
であるから、マンシュルーム型金バンプ下の残渣がなく
なって、高品質化ささる。更に、レジストは多層塗りで
あるから、大口径化したウエハー全面に均一な膜厚のレ
ジスト膜マスク１０を一様に形成することができて、そ
の点から特に歩留，品質の向上に役立つ。
メッキ性に優れているから鍍金工程でのレジスト膜の剥
がれが城少しで不良品が低減され、製造の歩留が向上す
る。また、多層塗りのためにレジスト膜マスク１０の膜
厚を厚くできて、しかも、膜厚が均一になり、且つ、第
１レジスト１）はパターンニング残りが少ないレジスト
であるから、マンシュルーム型金バンプ下の残渣がなく
なって、高品質化ささる。更に、レジストは多層塗りで
あるから、大口径化したウエハー全面に均一な膜厚のレ
ジスト膜マスク１０を一様に形成することができて、そ
の点から特に歩留，品質の向上に役立つ。
且つ、上記実施例は金属バンプを金バンプとし、バリヤ
金属膜にＴｉ膜とＰｄ膜との２層膜を用いた製造方法で
説明したが、その他の部材、例えば、バリヤ金属膜にＴ
ｉＷ−八Ｕの２層金属膜，Ｃｒ−Ｃｕの２層金属膜など
を用いても良く、また、半田バンプを形成する半導体装
置Ｃこも通用できることは云うまでもない。
金属膜にＴｉ膜とＰｄ膜との２層膜を用いた製造方法で
説明したが、その他の部材、例えば、バリヤ金属膜にＴ
ｉＷ−八Ｕの２層金属膜，Ｃｒ−Ｃｕの２層金属膜など
を用いても良く、また、半田バンプを形成する半導体装
置Ｃこも通用できることは云うまでもない。
［発明の効果］
以上の説明から明らかなように、本発明によれば金属バ
ンプ電極を有する半導体装置において、金属バンプを形
成する際に不良品の発生を減少させ、且つ、ハンプ電極
下の残渣をなくして、その歩留，品質を向上させる大き
な効果が得られるものである。
ンプ電極を有する半導体装置において、金属バンプを形
成する際に不良品の発生を減少させ、且つ、ハンプ電極
下の残渣をなくして、その歩留，品質を向上させる大き
な効果が得られるものである。
第１図（ａｌ〜（ｅｌは本発明にかかる形成方法の工程
順断面図、 第２図は金属バンプ電極の断面図、 第３図ｔａ＋〜ｆｆ）は従来の形成方法の工程順断面図
である。 図において、 １は半導体基板、 ２はアルミニウム電極（平坦電極）、 ３はＰＳＧ膜（絶縁膜）、 ４はバリヤ金属膜、 ５，１５は金ハンプ、 ６，７．１３は開口部、 ８．１０はレジスト膜マスク、 １）は第１レジスト、 １２は第２レジスト を示している。 全属ハ・＞７・４どる会Ｏｔケ盾ｌ詔 第２図 一２４３
順断面図、 第２図は金属バンプ電極の断面図、 第３図ｔａ＋〜ｆｆ）は従来の形成方法の工程順断面図
である。 図において、 １は半導体基板、 ２はアルミニウム電極（平坦電極）、 ３はＰＳＧ膜（絶縁膜）、 ４はバリヤ金属膜、 ５，１５は金ハンプ、 ６，７．１３は開口部、 ８．１０はレジスト膜マスク、 １）は第１レジスト、 １２は第２レジスト を示している。 全属ハ・＞７・４どる会Ｏｔケ盾ｌ詔 第２図 一２４３
Claims (2)
- （１）平坦電極を設けた半導体基板上に絶縁膜を被着し
、該絶縁膜をパターンニングして前記平坦電極部分を開
口する工程、 次いで、前記平坦電極部分および絶縁膜上の全面にバリ
ヤ金属膜を被着する工程、 次いで、複数のレジストを被着し、前記平坦電極部分を
開口して前記バリヤ金属膜を露出させ、且つ、他部分を
マスクした前記複数のレジストからなるレジスト膜マス
クを形成する工程、 次いで、前記バリヤ金属膜を電極にして、前記開口部の
前記バリヤ金属膜上に金属バンプをメッキ形成する工程
、 次いで、前記複数のレジスト膜を除去し、前記金属バン
プをマスクにして露出した前記バリヤ金属膜をエッチン
グ除去する工程が含まれてなることを特徴とする半導体
装置の製造方法。 - （２）前記複数のレジストはパターンニング精度が良く
て除去され易い下層の第１レジストと、耐メッキ性の良
い上層の第２レジストとからなることを特徴とする請求
項（１）記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155065A JPH0319344A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155065A JPH0319344A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0319344A true JPH0319344A (ja) | 1991-01-28 |
Family
ID=15597902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155065A Pending JPH0319344A (ja) | 1989-06-16 | 1989-06-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0319344A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6649507B1 (en) * | 2001-06-18 | 2003-11-18 | Taiwan Semiconductor Manufacturing Company | Dual layer photoresist method for fabricating a mushroom bumping plating structure |
-
1989
- 1989-06-16 JP JP1155065A patent/JPH0319344A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6649507B1 (en) * | 2001-06-18 | 2003-11-18 | Taiwan Semiconductor Manufacturing Company | Dual layer photoresist method for fabricating a mushroom bumping plating structure |
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