JPS6366973A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6366973A JPS6366973A JP61210931A JP21093186A JPS6366973A JP S6366973 A JPS6366973 A JP S6366973A JP 61210931 A JP61210931 A JP 61210931A JP 21093186 A JP21093186 A JP 21093186A JP S6366973 A JPS6366973 A JP S6366973A
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- JP
- Japan
- Prior art keywords
- gate electrode
- gaas
- solid phase
- semiconductor device
- threshold voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体装置の製造方法に関し、特に電界効果ト
ランジスタの製造方法に関するものである。
ランジスタの製造方法に関するものである。
従来の技術
Ｇ ａ Ａ ｓはＳｉに比べて電子移動度が６〜６倍大
きく高周波特性に優れた半導体装置を得ることが可能で
ある。特にＧ ａＡ ｓショットキ障壁型電界効果トラ
ンジストＣ以下ＭＥＳ−ＦＥＴ）は、超高周波あるいは
超高速素子として優れた特性を有し、ＭＥＳ−ＦＥＴを
用いた集積回路が超高速ＩＣ。
きく高周波特性に優れた半導体装置を得ることが可能で
ある。特にＧ ａＡ ｓショットキ障壁型電界効果トラ
ンジストＣ以下ＭＥＳ−ＦＥＴ）は、超高周波あるいは
超高速素子として優れた特性を有し、ＭＥＳ−ＦＥＴを
用いた集積回路が超高速ＩＣ。
マイクロ波ＩＣとして期待され活発に開発が進められて
いる。しかしＧａＡｓ ＭＥＳ−ＦＥＴ７″ロセスはＳ
１プロセスに比べて安定しておらず、また基板自体のバ
ラツキも太き（ＧａＡｓ ＩＣの歩留が低い原因となっ
ている。特にバラツキが問題となるのはＭＥＳ−ＦＥＴ
のしきい値電圧のバラツキであり、高集積度化に向けこ
の点が最大の問題である。
いる。しかしＧａＡｓ ＭＥＳ−ＦＥＴ７″ロセスはＳ
１プロセスに比べて安定しておらず、また基板自体のバ
ラツキも太き（ＧａＡｓ ＩＣの歩留が低い原因となっ
ている。特にバラツキが問題となるのはＭＥＳ−ＦＥＴ
のしきい値電圧のバラツキであり、高集積度化に向けこ
の点が最大の問題である。
第２図は、ＧａＡｓ ＭＥ Ｓ−Ｆ Ｅ Ｔｔ−形成す
る従来の製造方法を示すものである。ＧａＡｓ＋基板１
１にイオン注入法で活性層１２を形成する（ａ）。その
後、前記活性層１２上にソース・ドレインオーミック電
極１３を形成する（ｂ）。次に所定の位置に７オトレジ
スト１４でゲート電極開口部１６を形成する（Ｃ）。そ
して、前記ゲート電極開口部１５のＧ ａ Ａ ｓ基板
を表面処理により清浄にした後直ちにＱ ａ Ａ ｓと
固相反応するゲート金属１６例えばｐｔ をゲート電極
開口部１６およびフォトレジスト１４上全面に蒸着形成
する（ｄ）。その後リフトオフ法により７オトレジスト
１４上のゲート金属１６を除去しゲート電極開口部１６
のみに選択的にゲート金属１６を残存させ、ゲート電極
１７を形成する（ｅ）。
る従来の製造方法を示すものである。ＧａＡｓ＋基板１
１にイオン注入法で活性層１２を形成する（ａ）。その
後、前記活性層１２上にソース・ドレインオーミック電
極１３を形成する（ｂ）。次に所定の位置に７オトレジ
スト１４でゲート電極開口部１６を形成する（Ｃ）。そ
して、前記ゲート電極開口部１５のＧ ａ Ａ ｓ基板
を表面処理により清浄にした後直ちにＱ ａ Ａ ｓと
固相反応するゲート金属１６例えばｐｔ をゲート電極
開口部１６およびフォトレジスト１４上全面に蒸着形成
する（ｄ）。その後リフトオフ法により７オトレジスト
１４上のゲート金属１６を除去しゲート電極開口部１６
のみに選択的にゲート金属１６を残存させ、ゲート電極
１７を形成する（ｅ）。
その後、熱処理によｐＧａＡｓとｐｔを固相反応させ固
相反応部１８所望のしきい値電圧のＭＥＳ−ＦＥＴを形
成する（ｆ）。
相反応部１８所望のしきい値電圧のＭＥＳ−ＦＥＴを形
成する（ｆ）。
発明が解決しようとする問題点
第２図で説明したようなＧａＡｓ ＭＥＳ−ＦＥＴの製
造方法は、しきい値電圧の調整にＧ ａ Ａ ｓとゲー
ト金属との固相反応によシシッットキ界面をＧ ａ Ａ
ｓ内に移動させしきい値電圧の調整を行う方法でゲー
ト電極形成後、しきい値電圧が調整できるという大きな
利点がある。しかし、この固相反応は、ゲート金属蒸着
時のＧ ａ Ａ ｓ表面の状態に大きく依存し、蒸着前
の表面処理を厳重に行ってもＦＥＴ間に清浄度の差が生
じ、これが原因となり固相反応の進み方が異なり、結果
としてしきい値電圧のバラツキが大きくなるという問題
点がある。
造方法は、しきい値電圧の調整にＧ ａ Ａ ｓとゲー
ト金属との固相反応によシシッットキ界面をＧ ａ Ａ
ｓ内に移動させしきい値電圧の調整を行う方法でゲー
ト電極形成後、しきい値電圧が調整できるという大きな
利点がある。しかし、この固相反応は、ゲート金属蒸着
時のＧ ａ Ａ ｓ表面の状態に大きく依存し、蒸着前
の表面処理を厳重に行ってもＦＥＴ間に清浄度の差が生
じ、これが原因となり固相反応の進み方が異なり、結果
としてしきい値電圧のバラツキが大きくなるという問題
点がある。
問題点を解決するための手段
前記問題点を解決するために本発明は、化合物半導体基
板表面の活性層上にソース・ドレインオーミック電極を
形成する工程と、所定の位置にゲート電極開口部を形成
し前記基板表面を露出する工程と前記露出基板表面を酸
化させる工程、前記開口部に選択的に前記基板と固相反
応をおこすゲート金属を形成する工程、熱処理によシ固
相反応を生じさせ、しきい値電圧を調整する工程からな
るものである。
板表面の活性層上にソース・ドレインオーミック電極を
形成する工程と、所定の位置にゲート電極開口部を形成
し前記基板表面を露出する工程と前記露出基板表面を酸
化させる工程、前記開口部に選択的に前記基板と固相反
応をおこすゲート金属を形成する工程、熱処理によシ固
相反応を生じさせ、しきい値電圧を調整する工程からな
るものである。
作 用
本発明は上記した構成によシ、ゲート金属蒸着前にゲー
ト電極開口部の半導体基板表面を酸化させることにより
固相反応を均一に行い、その結果しきい値電圧のバラツ
キを小、さくおさえることが可能となる。
ト電極開口部の半導体基板表面を酸化させることにより
固相反応を均一に行い、その結果しきい値電圧のバラツ
キを小、さくおさえることが可能となる。
実施例
本発明の半導体装置の製造方法の一実施例を第１図に示
す。第１図において１はＧ ａ Ａ ｓ等の化合物半導
体基板、２は活性層、３はソース、ドレインオーミック
電極、４は７オトレジスト、５はゲート電極開口部、６
は表面酸化層、７はゲート金属、８はゲート電極であシ
９は固相反応部である。
す。第１図において１はＧ ａ Ａ ｓ等の化合物半導
体基板、２は活性層、３はソース、ドレインオーミック
電極、４は７オトレジスト、５はゲート電極開口部、６
は表面酸化層、７はゲート金属、８はゲート電極であシ
９は固相反応部である。
化合物半導体基板１例えばＧ ａ Ａ ｓにイオン注入
法で活性層２を形成する（ａ）。その後前記活性層２上
にソース・ドレイン電極３をＡｕＧｏ ／Ｎ ｉ ／Ａ
ｕで形成する（ｂ）。次に所定の位置に７オトレジス
ト４でゲート電極開口部６を形成する（Ｃ）。その後前
記ゲート開口部６の露出したＧ ａ Ａ ｔｒ衣表面０
２プラズマ処理し、表面酸化層６を形成する（ｄ）。そ
の後全面にＧ ａ Ａ ！ｌと固相反応するゲート金属
７例えばｐｔを蒸着によシ形成する（ｅ）。その後リフ
トオフ法によりフォトレジスト４上のゲート金属７を除
去しゲート電極８を形成する（ｆ）。
法で活性層２を形成する（ａ）。その後前記活性層２上
にソース・ドレイン電極３をＡｕＧｏ ／Ｎ ｉ ／Ａ
ｕで形成する（ｂ）。次に所定の位置に７オトレジス
ト４でゲート電極開口部６を形成する（Ｃ）。その後前
記ゲート開口部６の露出したＧ ａ Ａ ｔｒ衣表面０
２プラズマ処理し、表面酸化層６を形成する（ｄ）。そ
の後全面にＧ ａ Ａ ！ｌと固相反応するゲート金属
７例えばｐｔを蒸着によシ形成する（ｅ）。その後リフ
トオフ法によりフォトレジスト４上のゲート金属７を除
去しゲート電極８を形成する（ｆ）。
そして、４００″Ｃで熱処理することによりｐｔ と
ＧａＡｓとの固相反応部９を形成し、しきい値電圧の調
整を行う（ｃｒ）。
ＧａＡｓとの固相反応部９を形成し、しきい値電圧の調
整を行う（ｃｒ）。
本発明の実施例では、ゲート金属７蒸着前にゲート電極
パターン開口部５のＧ ａ Ａ ｔｒ表面層を均一に形
成し、その上にゲート電極を形成することによシしきい
値電圧調整のための固相反応が均一におこり、しきい、
値電圧のバラツキを小さく小さくおさえることができる
。第３図は０□プラズマによるＧ ａ Ａ ｓ表面酸化
層の膜厚とプラズマ時間との関係を示したものである。
パターン開口部５のＧ ａ Ａ ｔｒ表面層を均一に形
成し、その上にゲート電極を形成することによシしきい
値電圧調整のための固相反応が均一におこり、しきい、
値電圧のバラツキを小さく小さくおさえることができる
。第３図は０□プラズマによるＧ ａ Ａ ｓ表面酸化
層の膜厚とプラズマ時間との関係を示したものである。
ｏ２プラズマのパワーにより表面酸化層膜厚が決まるこ
とがわかる。また第４図は０□プラズマを１ｏｏｗで１
分間行った時のＧ ａ Ａ ｓ表面酸化層膜厚のウェハ
径方向分布を示したものであり、ｏ２プラズマによる表
面酸化層の形成が均一であることがわかる。また、表面
酸化層膜厚は膜の均一性の点から２０八以上、固相反応
が起こシやすい６０Å以下が適している。
とがわかる。また第４図は０□プラズマを１ｏｏｗで１
分間行った時のＧ ａ Ａ ｓ表面酸化層膜厚のウェハ
径方向分布を示したものであり、ｏ２プラズマによる表
面酸化層の形成が均一であることがわかる。また、表面
酸化層膜厚は膜の均一性の点から２０八以上、固相反応
が起こシやすい６０Å以下が適している。
本発明の実施例では、表面酸化層の形成Ｋｏ２プラズマ
を用いたが、これは０２ＲＩＥや紫外光照射による酸化
法などいずれの酸化法を用いてもよい。また本実施例で
は、Ｇ ａ Ａ ｓと固相反応するゲート金属としてｐ
ｔを用いたが、これは、ＮｉやＰｄなどＧ ａ Ａ ｓ
と固相反応を起こすゲート金属であれば何でもよい。ま
た、本実施例では化合物半導体基板としてＧ ａ Ａ
ｓを用いたが、ＩｎＰなど他の化合物半導体であっても
よく、またＧａＡｓ／Ａ（ｌＧａＡｓなどへテロ接合基
板であってもよい。
を用いたが、これは０２ＲＩＥや紫外光照射による酸化
法などいずれの酸化法を用いてもよい。また本実施例で
は、Ｇ ａ Ａ ｓと固相反応するゲート金属としてｐ
ｔを用いたが、これは、ＮｉやＰｄなどＧ ａ Ａ ｓ
と固相反応を起こすゲート金属であれば何でもよい。ま
た、本実施例では化合物半導体基板としてＧ ａ Ａ
ｓを用いたが、ＩｎＰなど他の化合物半導体であっても
よく、またＧａＡｓ／Ａ（ｌＧａＡｓなどへテロ接合基
板であってもよい。
発明の効果
本発明の半導体装置の製造方法は、ゲート金属蒸着前に
ゲート電極開口部の半導体基板表面を酸化させることに
よりゲート電極と半導体基板との固相反応を均一に行い
その結果、しきい値電圧のバラツキを小さくおさえるこ
とが可能となる。
ゲート電極開口部の半導体基板表面を酸化させることに
よりゲート電極と半導体基板との固相反応を均一に行い
その結果、しきい値電圧のバラツキを小さくおさえるこ
とが可能となる。
第１図（ａ）〜（ｑ）は本発明の一実施例の半導体装置
の製造方法の製造工程断面図、第２図（ａ）〜（ｆ）は
従来の製造工程断面図、第３図はＱ２プラズマによる表
面酸化層膜とプラズマ時間との関係を示すグラフ、第４
図は０２プラズマによる表面酸化層膜厚のウェハ内径方
向バラツキを示したグラフである。 １・・・・・・化合物半導体基板、２・・・・・・活性
層、３・・・・・・ソース・ドレインオーミック電極、
４・・・・・・フォトレジスト、６・・・・・・ゲート
電極開口部、θ・・・・・・表面酸化層、７・・・・・
・ゲート金属、８・・・・・・ゲート電極、９・・・・
・・固相反応部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１′図 、（ 第２図 第２図
の製造方法の製造工程断面図、第２図（ａ）〜（ｆ）は
従来の製造工程断面図、第３図はＱ２プラズマによる表
面酸化層膜とプラズマ時間との関係を示すグラフ、第４
図は０２プラズマによる表面酸化層膜厚のウェハ内径方
向バラツキを示したグラフである。 １・・・・・・化合物半導体基板、２・・・・・・活性
層、３・・・・・・ソース・ドレインオーミック電極、
４・・・・・・フォトレジスト、６・・・・・・ゲート
電極開口部、θ・・・・・・表面酸化層、７・・・・・
・ゲート金属、８・・・・・・ゲート電極、９・・・・
・・固相反応部。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第１′図 、（ 第２図 第２図
Claims (3)
- （１）化合物半導体基板表面の活性上にソース・ドレイ
ンオーミック電極を形成する工程、所定の位置にゲート
電極開口部を形成し前記基板表面を露出させる工程、前
記露出基板表面を酸化させ表面酸化層を形成する工程、
前記ゲート電極開口部に選択的に前記基板と固相反応を
おこすゲート金属を形成する工程、熱処理により固相反
応部を生じさせしきい値電圧を調整する工程を有するこ
とを特徴とする半導体装置の製造方法。 - （２）表面酸化層をＯ＿２プラズマにより形成すること
を特徴とする特許請求の範囲第１項記載の半導体装置の
製造方法。 - （３）表面酸化層の膜厚を２０〜５０Åとすることを特
徴とする特許請求の範囲第１項記載の半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210931A JPS6366973A (ja) | 1986-09-08 | 1986-09-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61210931A JPS6366973A (ja) | 1986-09-08 | 1986-09-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6366973A true JPS6366973A (ja) | 1988-03-25 |
Family
ID=16597451
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61210931A Pending JPS6366973A (ja) | 1986-09-08 | 1986-09-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6366973A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199845A (ja) * | 1989-01-30 | 1990-08-08 | Toshiba Corp | ヘテロ接合形電界効果トランジスタ及びその製造方法 |
-
1986
- 1986-09-08 JP JP61210931A patent/JPS6366973A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02199845A (ja) * | 1989-01-30 | 1990-08-08 | Toshiba Corp | ヘテロ接合形電界効果トランジスタ及びその製造方法 |
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