JPH03196280A - 多入力演算増幅回路とそれを用いた積分回路 - Google Patents
多入力演算増幅回路とそれを用いた積分回路Info
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- JPH03196280A JPH03196280A JP1335896A JP33589689A JPH03196280A JP H03196280 A JPH03196280 A JP H03196280A JP 1335896 A JP1335896 A JP 1335896A JP 33589689 A JP33589689 A JP 33589689A JP H03196280 A JPH03196280 A JP H03196280A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
本発明は、超広帯域な半導体集積回路に好適であって、
殊に、加算器、積分器、或いはアクティブ・フィルタ等
に適した多入力演算増幅回路に関するものである。
殊に、加算器、積分器、或いはアクティブ・フィルタ等
に適した多入力演算増幅回路に関するものである。
［従来例〕
第７図は、−船釣な演算増幅回路を加算回路として用い
た場合の従来例を示した回路図である。
た場合の従来例を示した回路図である。
図に於いて、入力端子３０．乃至３０ｓには、夫々入力
信号電圧■１．乃至■、Ｎが印加され、演算増幅器Ａ。
信号電圧■１．乃至■、Ｎが印加され、演算増幅器Ａ。
の反転入力端子と入力端子３０．乃至３０９間に重み付
は用の複数の抵抗Ｒｆｆｌ乃至Ｒ３Ｎが接続されており
、反転入力端子と出力端子５間に負帰還抵抗Ｒ４゜が接
続されている。抵抗Ｒ３１乃至Ｒ３，４に流れる電流１
１乃至ｉＮは、次のように表される。
は用の複数の抵抗Ｒｆｆｌ乃至Ｒ３Ｎが接続されており
、反転入力端子と出力端子５間に負帰還抵抗Ｒ４゜が接
続されている。抵抗Ｒ３１乃至Ｒ３，４に流れる電流１
１乃至ｉＮは、次のように表される。
ｌ ＝ｉ、＋ｉ２−ｔ−−−−−・・＋ｉＮ！＋ −
Ｖｌｌ／Ｒ３１１Ｌ ＝Ｌ□／Ｒｓｚ。
Ｖｌｌ／Ｒ３１１Ｌ ＝Ｌ□／Ｒｓｚ。
・−’ Ｎ −Ｖ Ｉ Ｎ／ Ｒ１１Ｎ従って、抵抗Ｌ
ｌ乃至Ｒ３Ｎに流れる電流ｉＩ乃至ｉ、は、帰還抵抗Ｒ
４゜に流れる。その電流をｉとすると、出力電圧■。は
、次式のように表される。
ｌ乃至Ｒ３Ｎに流れる電流ｉＩ乃至ｉ、は、帰還抵抗Ｒ
４゜に流れる。その電流をｉとすると、出力電圧■。は
、次式のように表される。
■。−−Ｒ４゜ｉ
−−Ｒ１゜（ｉ、＋ｉ２ ＋ −・−−−＋ ｉ Ｎ
）−Ｒ４ｏ（Ｖｚ／Ｒ：＋＋＋Ｖ＋ｚ／Ｒ：＋ｚ＋−十
Ｖ Ｉ 、、／ ＲｘＮ） ・・−一−−−・−−−−−（１） 第７図に示した一般的な演算増幅回路による加算回路は
、上記の式から明らかなように多数の入力電圧に、夫々
外付けの抵抗Ｒ３１乃至Ｒ３Ｎによる任意の重み付けを
行って加算するようになされている。通常、これらの抵
抗Ｒ３＋乃至Ｒ３Ｎは、プリント基板にチップ抵抗器等
を実装して構成されている。
）−Ｒ４ｏ（Ｖｚ／Ｒ：＋＋＋Ｖ＋ｚ／Ｒ：＋ｚ＋−十
Ｖ Ｉ 、、／ ＲｘＮ） ・・−一−−−・−−−−−（１） 第７図に示した一般的な演算増幅回路による加算回路は
、上記の式から明らかなように多数の入力電圧に、夫々
外付けの抵抗Ｒ３１乃至Ｒ３Ｎによる任意の重み付けを
行って加算するようになされている。通常、これらの抵
抗Ｒ３＋乃至Ｒ３Ｎは、プリント基板にチップ抵抗器等
を実装して構成されている。
第７図のような一般の演算増幅回路を用いた加算回路は
、信号入力段に比較的大きな抵抗が付加される為に、信
号源インピーダンスが極めて高くなる欠点がある。即ち
、入力インピーダンスが極めて高い演算増幅回路となる
欠点がある。又、この演算増幅回路を積分回路として用
いた場合もその反転入力端子に積分定数の一つの因子と
なる抵抗が付加されており、従って、このような演算増
幅回路による加算回路或いは積分回路を用いたアクティ
ブ・フィルタ、殊に、梯子型のアクティブ・フィルタ等
のように多段にこの種の演算増幅回路が接続される場合
には、入力段に抵抗が接続される為に、信号源インピー
ダンスの影響を受は易くなり、正確な演算が行えなくな
る欠点がある為に、これらの抵抗を可能な限り小さなも
のとして用いるか、或いはアクティブ・フィルタ等には
、使用できない場合があった。
、信号入力段に比較的大きな抵抗が付加される為に、信
号源インピーダンスが極めて高くなる欠点がある。即ち
、入力インピーダンスが極めて高い演算増幅回路となる
欠点がある。又、この演算増幅回路を積分回路として用
いた場合もその反転入力端子に積分定数の一つの因子と
なる抵抗が付加されており、従って、このような演算増
幅回路による加算回路或いは積分回路を用いたアクティ
ブ・フィルタ、殊に、梯子型のアクティブ・フィルタ等
のように多段にこの種の演算増幅回路が接続される場合
には、入力段に抵抗が接続される為に、信号源インピー
ダンスの影響を受は易くなり、正確な演算が行えなくな
る欠点がある為に、これらの抵抗を可能な限り小さなも
のとして用いるか、或いはアクティブ・フィルタ等には
、使用できない場合があった。
且つ、演算増幅回路の入力段に発生する寄生容量と、抵
抗Ｒ３１乃至ＲｆｆＮが接続される為に高周波帯域の周
波数特性を劣化させる欠点がある。
抗Ｒ３１乃至ＲｆｆＮが接続される為に高周波帯域の周
波数特性を劣化させる欠点がある。
更に、第７図に示したような加算回路は、位相反転型の
加算回路であって負の信号が加算されている例を示して
いるが、正の信号を加算する場合には、この加算回路の
出力段に更に正の信号を加算する加算回路を付加する必
要があり、構造上も定数計算の上でも極めて複雑な回路
となる欠点がある。
加算回路であって負の信号が加算されている例を示して
いるが、正の信号を加算する場合には、この加算回路の
出力段に更に正の信号を加算する加算回路を付加する必
要があり、構造上も定数計算の上でも極めて複雑な回路
となる欠点がある。
又、第７図に示すように重み付は用の抵抗Ｒ２１乃至Ｒ
ＡＩＮは、外付けのチップ抵抗器となる為に、従来の演
算増幅回路では、部品数が増す欠点がある。
ＡＩＮは、外付けのチップ抵抗器となる為に、従来の演
算増幅回路では、部品数が増す欠点がある。
本発明は、上述のような欠点を改善するべくなされたも
ので、その主な目的は、信号源インピーダンスが高くと
も正確な演算が可能であって、多段に演算増幅回路が接
続される加算器、積分器、或いはアクティブ・フィルタ
等に好適な演算増幅回路を提供するものである。
ので、その主な目的は、信号源インピーダンスが高くと
も正確な演算が可能であって、多段に演算増幅回路が接
続される加算器、積分器、或いはアクティブ・フィルタ
等に好適な演算増幅回路を提供するものである。
本発明の他の目的は、加算と減算が同時に処理が可能な
演算増幅回路を提供するものである。
演算増幅回路を提供するものである。
（課題を解決する為の手段）
本発明の多入力演算増幅回路は、複数の入力端子を具え
、複数の入力信号電圧をその入力信号に対応した数のエ
ミッタ負帰還抵抗を具え、それらのエミッタ負帰還抵抗
を介して入力信号電圧を対数関数を有する差動電流に変
換する電圧電流変換器と、該電圧電流変換器の出力を単
一出力として得るトランジスタ差動対とその能動負荷回
路からなる差動増幅器から構成されたものである。
、複数の入力信号電圧をその入力信号に対応した数のエ
ミッタ負帰還抵抗を具え、それらのエミッタ負帰還抵抗
を介して入力信号電圧を対数関数を有する差動電流に変
換する電圧電流変換器と、該電圧電流変換器の出力を単
一出力として得るトランジスタ差動対とその能動負荷回
路からなる差動増幅器から構成されたものである。
本発明の多入力演算増幅回路は、信号入力段が入力信号
電圧をエミッタ負帰還抵抗を通して差動電流に変換し、
その差動電流がダイオードに流れるようになされ、その
ダイオードの順方向電圧によってトランジスタ差動対を
バイアスして単一出力を得るものである。
電圧をエミッタ負帰還抵抗を通して差動電流に変換し、
その差動電流がダイオードに流れるようになされ、その
ダイオードの順方向電圧によってトランジスタ差動対を
バイアスして単一出力を得るものである。
第１図は、本発明に係る演算増幅回路を説明する為の一
実施例である。
実施例である。
第１図の演算増幅回路は、入力信号電圧を対数関数に変
換する電圧電流変換器Ａと電圧電流変換器への出力から
単一出力を得る高利得の差動増幅器Ｂで構成されている
。１，２は反転入力端子、３．４は正転入力端子、５は
出力端子であって、６．７が夫々電源電圧端子、接地端
子である。
換する電圧電流変換器Ａと電圧電流変換器への出力から
単一出力を得る高利得の差動増幅器Ｂで構成されている
。１，２は反転入力端子、３．４は正転入力端子、５は
出力端子であって、６．７が夫々電源電圧端子、接地端
子である。
先ず、電圧電流変換器Ａについて説明する。反転入力端
子１，２は、コレクタを共通接続したトランジスタＱ、
、Ｑ、のベースに夫々接続され、それらのトランジスタ
Ｑ、、Ｑｔのエミッタに電流源回路８，９が夫々接続さ
れている。正転入力端子３．４は、コレクタを共通接続
したトランジスタＱ３．Ｑ、のベースに夫々接続され、
それらのトランジスタＱ３．Ｑ、のエミッタに電流源回
路１０゜１１が夫々接続されている。電源電圧端子６は
、ダイオードＤ、のカソードに接続され、ダイオードＤ
、のカソードは、ダイオードＤ２．０：ｌのアノードに
接続され、ダイオードＤｉ、Ｄ３のカソードが夫々トラ
ンジスタＱ、、Ｑ、のコレクタの共通接続点とトランジ
スタＱ３．Ｑ、のコレクタの共通接続点に接続されてい
る。トランジスタＱ、とＱ３のエミッタ間にエミッタ負
帰還抵抗Ｒ、が接続され・ トランジスタＱ２とＱ４の
エミッタ間には、エミッタ負帰還抵抗Ｒ２が接続され゛
ている。
子１，２は、コレクタを共通接続したトランジスタＱ、
、Ｑ、のベースに夫々接続され、それらのトランジスタ
Ｑ、、Ｑｔのエミッタに電流源回路８，９が夫々接続さ
れている。正転入力端子３．４は、コレクタを共通接続
したトランジスタＱ３．Ｑ、のベースに夫々接続され、
それらのトランジスタＱ３．Ｑ、のエミッタに電流源回
路１０゜１１が夫々接続されている。電源電圧端子６は
、ダイオードＤ、のカソードに接続され、ダイオードＤ
、のカソードは、ダイオードＤ２．０：ｌのアノードに
接続され、ダイオードＤｉ、Ｄ３のカソードが夫々トラ
ンジスタＱ、、Ｑ、のコレクタの共通接続点とトランジ
スタＱ３．Ｑ、のコレクタの共通接続点に接続されてい
る。トランジスタＱ、とＱ３のエミッタ間にエミッタ負
帰還抵抗Ｒ、が接続され・ トランジスタＱ２とＱ４の
エミッタ間には、エミッタ負帰還抵抗Ｒ２が接続され゛
ている。
電圧電流変換器Ａの出力段である差動増幅器Ｂは、トラ
ンジスタ差動対をなすトランジスタＱｓ。
ンジスタ差動対をなすトランジスタＱｓ。
Ｑ６の共通接続されたエミッタと電源電圧端子６間に定
電流源回路１２が接続され、それらのコレクタにトラン
ジスタＱ、、Ｑ、からなる能動負荷回路が接続されてい
る。トランジスタＱ、、Ｑ、のコレクタは共通接続され
、出力端子５に接続されている。トランジスタＱ５は、
そのベースがダイオードＤ２とトランジスタＱ、、Ｑ、
のコレクタとの接続点に接続されている。トランジスタ
Ｑ６は、そのベースがダイオードＤ、とトランジスタＱ
３゜Ｑ４のコレクタの接続点に接続され、夫々バイアス
されている。出力端子５と接地端子７間には、負荷回路
Ｒ４が接続されている。
電流源回路１２が接続され、それらのコレクタにトラン
ジスタＱ、、Ｑ、からなる能動負荷回路が接続されてい
る。トランジスタＱ、、Ｑ、のコレクタは共通接続され
、出力端子５に接続されている。トランジスタＱ５は、
そのベースがダイオードＤ２とトランジスタＱ、、Ｑ、
のコレクタとの接続点に接続されている。トランジスタ
Ｑ６は、そのベースがダイオードＤ、とトランジスタＱ
３゜Ｑ４のコレクタの接続点に接続され、夫々バイアス
されている。出力端子５と接地端子７間には、負荷回路
Ｒ４が接続されている。
第１図の実施例に於いて、入力端子１．３間の電圧を■
１とし、入力端子２．４間の電圧を■２とする。エミッ
タ負帰還抵抗Ｒ，，Ｒ，に流れる差動電流を夫々Ｉ＋、
Ｉｚすると、差動電流１．、Ｉ。
１とし、入力端子２．４間の電圧を■２とする。エミッ
タ負帰還抵抗Ｒ，，Ｒ，に流れる差動電流を夫々Ｉ＋、
Ｉｚすると、差動電流１．、Ｉ。
は、次式のような関係式で表される。
１＋ −Ｖ＋ ／Ｒ＋ −−−・・−・−−−−−−
−−−−−（２）Ｉ ｚ ＝ Ｖ ２ ／ Ｒｚ −
−−−−−−−−−−−（３）又、定電流源回路８乃至
１１に流れる定電流をＩ、、とすると、トランジスタＱ
１乃至Ｑ４のコレクタ電流は、夫々（１，、−１１）、
（Ｉｎ−Ｉ２）、（１，。
−−−−−（２）Ｉ ｚ ＝ Ｖ ２ ／ Ｒｚ −
−−−−−−−−−−−（３）又、定電流源回路８乃至
１１に流れる定電流をＩ、、とすると、トランジスタＱ
１乃至Ｑ４のコレクタ電流は、夫々（１，、−１１）、
（Ｉｎ−Ｉ２）、（１，。
＋ １ ＋）、（１，＋ Ｉｔ）と表される。従って、
これらのコレクタ電流が加算されて入力端子Ｖ、、Ｖ２
がダイオードＤ２．Ｄ３によって対数変換され、順方向
電流ＩＡ、１．とじて得られる。
これらのコレクタ電流が加算されて入力端子Ｖ、、Ｖ２
がダイオードＤ２．Ｄ３によって対数変換され、順方向
電流ＩＡ、１．とじて得られる。
ＩＡ＝２１．、− （１，＋ Ｉｚ ） −−ｍ−−
−−（４）Ｌ ＝２１ｆｉ＋ （Ｉｔ ＋Ｉｚ ）
−・−・−・・−（５）又、ダイオードＤ２．Ｄ３のカ
ソード間の電位差をΔＶとすると、 ΔＶ−Ｖｔ Ｉｎ （Ｉｓ ＋ ＩＡ）と表される。
−−（４）Ｌ ＝２１ｆｉ＋ （Ｉｔ ＋Ｉｚ ）
−・−・−・・−（５）又、ダイオードＤ２．Ｄ３のカ
ソード間の電位差をΔＶとすると、 ΔＶ−Ｖｔ Ｉｎ （Ｉｓ ＋ ＩＡ）と表される。
一方、差動増幅器Ｂの差動対トランジスタＱｓ。
Ｑ６のコレクタ電流は、定電流源回路１２に流れる電流
を２１．とじ、信号電流をΔｉとすると、夫々Ｎｘ−Δ
ｉ）、（ｌｘ＋Δｉ）の電流が流れることになる。そし
て、トランジスタＱ、、Ｑ、のコレクタの電位差Δ■は
、 と表される。
を２１．とじ、信号電流をΔｉとすると、夫々Ｎｘ−Δ
ｉ）、（ｌｘ＋Δｉ）の電流が流れることになる。そし
て、トランジスタＱ、、Ｑ、のコレクタの電位差Δ■は
、 と表される。
従って、（６）式と（７）式から、次式のように表され
る。
る。
ここで、Ｉ、＋１２をＩｃとすると、（８）式は、次式
のように表される。
のように表される。
２１、 −１ｃ ｌｘ −Δ１（９）式から
信号電流Δｉを求めると、と表され、００）式に（２）
式と（３）式を代入すると、１゜ と表される。
信号電流Δｉを求めると、と表され、００）式に（２）
式と（３）式を代入すると、１゜ と表される。
従って、負荷回路ＲＬに流れる出力電流２ΔｉをＩｏと
すると、出力電流Ｉ０は、０１）式より、ｒ、−２Δ
ｉ Ｘ −−・ （Ｖ＋ ／ Ｒ＋ ＋ Ｖｚ ／
Ｒｚ ） −・−０２）ｒ、１ と表される。
すると、出力電流Ｉ０は、０１）式より、ｒ、−２Δ
ｉ Ｘ −−・ （Ｖ＋ ／ Ｒ＋ ＋ Ｖｚ ／
Ｒｚ ） −・−０２）ｒ、１ と表される。
０２）式から出力電流Ｉ。には、エミッタ負帰還抵抗Ｒ
１，’ Ｒｚの因子が含まれ、且つ入力電圧が電流に変
換されて、加算されることが明らかに示されている。
１，’ Ｒｚの因子が含まれ、且つ入力電圧が電流に変
換されて、加算されることが明らかに示されている。
一方、第２図の実施例は、電圧電流変換回路Ａが第１図
の実施例とは異なり、夫々のコレクタを共通接続したト
ランジスタロ１１乃至Ｑ Ｉ Ｎに対称にトランジスタ
Ｑ ｚ ＋乃至Ｑ！Ｎが配置されており、これらのトラ
ンジスタのベースに夫々入力端子１゜乃至ｉｓ、３．乃
至３Ｎが接続され、トランジスタロ１１乃至Ｑ Ｉ Ｎ
のエミッタに電流源回路８．乃至８Ｎが接続され、トラ
ンジスタＱ ｚ ＋乃至Ｑ ２Ｎのエミッタに電流源回
路１０．乃至１０Ｍが接続されている。対称的に配置さ
れているトランジス７５口乃至Ｑ１ＮとＱ ｚ ＋乃至
Ｑ ｚＮが夫々のエミッタ間にエミッタ負帰還抵抗Ｒ１
１乃至ＲＩＭが接続されている。尚、出力段の差動増幅
ＲＷＢは、第１図の実施例の構成と同一である。
の実施例とは異なり、夫々のコレクタを共通接続したト
ランジスタロ１１乃至Ｑ Ｉ Ｎに対称にトランジスタ
Ｑ ｚ ＋乃至Ｑ！Ｎが配置されており、これらのトラ
ンジスタのベースに夫々入力端子１゜乃至ｉｓ、３．乃
至３Ｎが接続され、トランジスタロ１１乃至Ｑ Ｉ Ｎ
のエミッタに電流源回路８．乃至８Ｎが接続され、トラ
ンジスタＱ ｚ ＋乃至Ｑ ２Ｎのエミッタに電流源回
路１０．乃至１０Ｍが接続されている。対称的に配置さ
れているトランジス７５口乃至Ｑ１ＮとＱ ｚ ＋乃至
Ｑ ｚＮが夫々のエミッタ間にエミッタ負帰還抵抗Ｒ１
１乃至ＲＩＭが接続されている。尚、出力段の差動増幅
ＲＷＢは、第１図の実施例の構成と同一である。
第２図の実施例は、電圧電流変換器Ａが入力端子１．乃
至ＩＮ、３１乃至３Ｈが複数個具えられた多入力演算増
幅回路の他の実施例である。入力端子１１と３．乃至Ｉ
Ｎと３．４の間の電圧を夫々■、乃至Ｖ９とすると、こ
の実施例の出力電流Ｉ。
至ＩＮ、３１乃至３Ｈが複数個具えられた多入力演算増
幅回路の他の実施例である。入力端子１１と３．乃至Ｉ
Ｎと３．４の間の電圧を夫々■、乃至Ｖ９とすると、こ
の実施例の出力電流Ｉ。
は、０２）式から推定して第２図の実施例に於いても次
式のように表すことができる。
式のように表すことができる。
Ｔ。
Ｉｏ −ｍ−・（Ｖ ｌ／ ｎ ｚ ＋−−−−−＋
ＶＮ ／ＲＩＮ）■、。
ＶＮ ／ＲＩＮ）■、。
θω
０３）式に示されるようにエミッタ負帰還抵抗Ｒ乃至Ｒ
ＩＮによって入力電圧相互間に重み付けがなされて加算
される。
ＩＮによって入力電圧相互間に重み付けがなされて加算
される。
第３図の実施例では、第１図の多入力演算増幅回路の反
転入力端子の一端に出力電圧■。が帰還された負帰還回
路である。正転入力端子２１，２２に、入力電圧Ｖ、、
Ｖ、が印加され、反転入力端子２３には、入力電圧■３
が入力されている。出力端子５から出力電圧■。が出力
され、同時に出力電圧■。が反転入力端子の一端に帰還
されている。第３図の実施例をシグナル図で記載すると
、第４図のように表すことができる。
転入力端子の一端に出力電圧■。が帰還された負帰還回
路である。正転入力端子２１，２２に、入力電圧Ｖ、、
Ｖ、が印加され、反転入力端子２３には、入力電圧■３
が入力されている。出力端子５から出力電圧■。が出力
され、同時に出力電圧■。が反転入力端子の一端に帰還
されている。第３図の実施例をシグナル図で記載すると
、第４図のように表すことができる。
第４図のシグナル図に基づいて、第３図の実施例につい
て説明する。第１図の実施例は、電流動作型であるが、
電圧に変換して第４図のシグナル図を示して、その出力
電圧■。は、次式のように表される。
て説明する。第１図の実施例は、電流動作型であるが、
電圧に変換して第４図のシグナル図を示して、その出力
電圧■。は、次式のように表される。
Ｖｏ −Ａ −Ａｔ（Ｖｉ ”−Ｖｏ）＋Ａ −ＡＸ
（Ｖ２−１３）（但し、Ａ ＋ 、 Ａ ２は、電圧電
流変換回路Ａの入力段に具えられたトランジスタ対と、
それらのトランジスタのエミッタ間に接続されたエミッ
タ負帰還抵抗とからなる差動対の増幅率） ここで、Ａ２ ／Ａ、”’ ｋ とすると、］二記
の式は、次式のように表される。
（Ｖ２−１３）（但し、Ａ ＋ 、 Ａ ２は、電圧電
流変換回路Ａの入力段に具えられたトランジスタ対と、
それらのトランジスタのエミッタ間に接続されたエミッ
タ負帰還抵抗とからなる差動対の増幅率） ここで、Ａ２ ／Ａ、”’ ｋ とすると、］二記
の式は、次式のように表される。
ｖｏ＝Ｖ、 ４−ｋＬ −ｋＶｉ
（但し、Ａ、／Ａ、＝にとし、１／Ａ−Ａ、が略零であ
って、Ａ・Ａ、）１とする。） ここで、ｋ＝１とすると、出力電圧■。は、■ 。
−■ １ −ト Ｖｚ Ｖｓ −−−−
−−−０ωと表される。
って、Ａ・Ａ、）１とする。） ここで、ｋ＝１とすると、出力電圧■。は、■ 。
−■ １ −ト Ｖｚ Ｖｓ −−−−
−−−０ωと表される。
従って、第３図の実施例の示すように本発明の多入力演
算増幅回路を接続することよって、本発明の多入力演算
増幅回路は、加算と減算が同時に処理することが可能と
なる。
算増幅回路を接続することよって、本発明の多入力演算
増幅回路は、加算と減算が同時に処理することが可能と
なる。
第５図の実施例は、多入力演算増幅器の正転入力端子が
共通接続され、反転入力端子の一端に入力信号ｖ３が入
力され、他の反転入力端子に出力電圧■。が帰還される
ように接続されている。この場合の実施例では、その出
力電圧■。は、次式のように表される。
共通接続され、反転入力端子の一端に入力信号ｖ３が入
力され、他の反転入力端子に出力電圧■。が帰還される
ように接続されている。この場合の実施例では、その出
力電圧■。は、次式のように表される。
■。＝ （１＋ｋ）Ｖ、−ｋＶ３
に−１とすると、
Ｖ ｏ＝ ２ Ｖ 、 −Ｖ 、 −−−−−−−
−−−−−−０４１と表される。この実施例では、入力
信号電圧■。
−−−−−−０４１と表される。この実施例では、入力
信号電圧■。
を二倍に増幅して電圧電流増幅器Ａに入力することが可
能になることを示している。
能になることを示している。
第６図の実施例は、多入力演算増幅器の正転入力端子２
１．２２に、夫々入力電圧Ｖ、、Ｖ２が印加され、反転
入力端子の夫々に出力電圧Ｖ０が帰還される応用例であ
って、この実施例の出力電圧■。は、次式のように表さ
れる。
１．２２に、夫々入力電圧Ｖ、、Ｖ２が印加され、反転
入力端子の夫々に出力電圧Ｖ０が帰還される応用例であ
って、この実施例の出力電圧■。は、次式のように表さ
れる。
ｋ＝１とすると、
と表すことができる。
更に、図示されていないが、第３図の実施例の出力端子
３と接地間にコンデンサＣを接続することによって、多
入力演算増幅回路は、積分回路として用いることができ
る。出力電圧■。は、０３）式のように表される。従っ
て、 Ｖｏ ＝ Ｖ ＋ 十Ｖｚ−Ｖ３ ＝ Ｖｉ −−−
−−０３）”と表される。
３と接地間にコンデンサＣを接続することによって、多
入力演算増幅回路は、積分回路として用いることができ
る。出力電圧■。は、０３）式のように表される。従っ
て、 Ｖｏ ＝ Ｖ ＋ 十Ｖｚ−Ｖ３ ＝ Ｖｉ −−−
−−０３）”と表される。
出力端子５にコンテンツＣが接続されているので、出力
電圧■。は、次式のように表される。
電圧■。は、次式のように表される。
（但し、多入力演算増幅回路の相互コンダククンスｇ
ｒｎは、ｇｍ＝ｘ７ｒと表される。Ｃはコンデンサの容
量である。） 従って、０３）式と０６）式より、伝達関数としては、
Ｖ、 Ｖ、 →−Ｖ２ Ｖ：ｌ
５Ｃｒ００′ と表される。
ｒｎは、ｇｍ＝ｘ７ｒと表される。Ｃはコンデンサの容
量である。） 従って、０３）式と０６）式より、伝達関数としては、
Ｖ、 Ｖ、 →−Ｖ２ Ｖ：ｌ
５Ｃｒ００′ と表される。
従って、多入力演算増幅回路の内部抵抗ｒは、次式のよ
うに表すことができる。
うに表すことができる。
ｑ′７）式から明らかなように、多入力演算増幅回路の
定電流ｌｘ、Ｉｎを変化することによって、積分定数を
可変することができる。斯かる積分回路は、アクティブ
・フィルタとして応用することが可能であり、従来の積
分回路より、信号源インピーダンスを低くすることがで
きる為に、この積分回路を多段に接続したとしても、高
周波特性は、極めて良好なものとすることができる。
定電流ｌｘ、Ｉｎを変化することによって、積分定数を
可変することができる。斯かる積分回路は、アクティブ
・フィルタとして応用することが可能であり、従来の積
分回路より、信号源インピーダンスを低くすることがで
きる為に、この積分回路を多段に接続したとしても、高
周波特性は、極めて良好なものとすることができる。
（効果〕
上述のように本発明の多入力演算回路は、エミッタ負帰
還抵抗を具える電圧電流変換器とその出力段の差動増幅
器で形成され、斯かる多入力演算増幅回路によれば、加
算と減算が同時に処理可能な、加算減算回路が極めて簡
単な回路で形成することが可能である。又、重み付けの
為の外付けの抵抗器が不要である為に、信号源インピー
ダンスは、極めて小さなものとすることができる。従っ
て、斯かる多入力演算回路で、加算回路或いは積分回路
等が容易に形成することが可能であり、これらの回路を
多段に接続して、アクティブ・フィルタ等を形成するこ
とが可能である。
還抵抗を具える電圧電流変換器とその出力段の差動増幅
器で形成され、斯かる多入力演算増幅回路によれば、加
算と減算が同時に処理可能な、加算減算回路が極めて簡
単な回路で形成することが可能である。又、重み付けの
為の外付けの抵抗器が不要である為に、信号源インピー
ダンスは、極めて小さなものとすることができる。従っ
て、斯かる多入力演算回路で、加算回路或いは積分回路
等が容易に形成することが可能であり、これらの回路を
多段に接続して、アクティブ・フィルタ等を形成するこ
とが可能である。
更に、本発明の多入力演算増幅回路は、エミッタ負帰還
抵抗を用いて差動電流を得る為に、外付けの抵抗器が少
なくて済み、部品点数を低減することが可能であると共
に、抵抗間に発生する寄生容量を低減することが可能で
あり、又、外付は抵抗を低減することができる為に、高
周波特性を改善することが可能であり、高周波用のアク
ティブ・フィルタ等に極めて効果的である。
抵抗を用いて差動電流を得る為に、外付けの抵抗器が少
なくて済み、部品点数を低減することが可能であると共
に、抵抗間に発生する寄生容量を低減することが可能で
あり、又、外付は抵抗を低減することができる為に、高
周波特性を改善することが可能であり、高周波用のアク
ティブ・フィルタ等に極めて効果的である。
【図面の簡単な説明】
第１図は、本発明に係る多入力演算増幅回路の一実施例
を示す回路図、第２図は、本発明に係る多入力演算増幅
回路の他の実施例を示す回路図、第３図、第５図、第６
図は、多入力演算増幅回路の応用例を説明する為の回路
図、第４図は、第３図のシグナル図、第７図は、従来の
演算増幅回路を用いた加算回路の一例を示す回路図であ
る。 △：電圧電流変換回路、Ｂ二差動増幅器、■、２：反転
入力端子、３，４：正転入力端子、５：出力端子、６：
電源電圧端子、７：接地端子、８乃至１２；定電流源回
路。
を示す回路図、第２図は、本発明に係る多入力演算増幅
回路の他の実施例を示す回路図、第３図、第５図、第６
図は、多入力演算増幅回路の応用例を説明する為の回路
図、第４図は、第３図のシグナル図、第７図は、従来の
演算増幅回路を用いた加算回路の一例を示す回路図であ
る。 △：電圧電流変換回路、Ｂ二差動増幅器、■、２：反転
入力端子、３，４：正転入力端子、５：出力端子、６：
電源電圧端子、７：接地端子、８乃至１２；定電流源回
路。
Claims (7)
- （１）複数の入力信号電圧が夫々供給される複数の入力
端子を具え、該入力端子に対応した数のエミッタ負帰還
抵抗を介して対数関数電流に変換する電圧電流変換器と
、該電圧電流変換器の出力によってバイアスされるトラ
ンジスタ差動対と該トランジスタ差動対の能動負荷回路
からなり、出力端子から該電圧電流変換器の出力を単一
出力とする差動増幅器とからなることを特徴とする多入
力演算増幅回路。 - （２）前記多入力演算増幅回路の反転入力端子の一つを
該多入力演算増幅回路の出力端子に接続して負帰還回路
を形成したことを特徴とする特許請求の範囲第１項記載
の多入力演算増幅回路。 - （３）前記多入力演算増幅回路の反転入力端子の一つの
入力端子を該多入力演算増幅回路の出力端子に接続して
負帰還回路を形成し、正転入力端子と他の反転入力端子
を入力信号電圧の加算或いは減算の為の入力端子とした
ことを特徴とする特許請求の範囲第１項記載の多入力演
算増幅回路。 - （４）前記多入力演算増幅回路の反転入力端子の一つの
入力端子を該多入力演算増幅回路の出力端子に接続して
負帰還回路を形成し、正転入力端子の少なくとも二つを
共通接続した接続点と、他の反転入力端子を入力信号電
圧の加算と減算の為の入力端子としたことを特徴とする
特許請求の範囲第１項記載の多入力演算増幅回路。 - （５）複数の入力信号電圧をエミッタ負帰還抵抗を介し
て対数関数電流に変換する多数の入力端子を具える電圧
電流変換器と、該電圧電流変換器の出力を単一出力化す
る該電圧電流変換器の出力によってバイアスされるトラ
ンジスタ差動対と該トランジスタ差動対の能動負荷回路
とからなる差動増幅器から構成された多入力演算増幅回
路と、該差動増幅器の出力端子と接地間に接続されたコ
ンデンサとからなることを特徴とする多入力演算増幅回
路を用いた積分回路。 - （６）入力信号電圧を対数関数電流に変換する電圧電流
変換器を入力段に具え、該電圧電流変換器の出力から単
一出力を得るトランジスタ差動対と能動負荷回路からな
る差動増幅器から構成された演算増幅回路であって、該
電圧電流変換器が、第１のダイオードのカソードに第２
と第３のダイオードのアノードが夫々接続され、該第２
のダイオードのカソードに第１と第２のトランジスタの
コレクタが夫々接続され、該第３のダイオードのカソー
ドに第３と第４のトランジスタのコレクタが夫々接続さ
れ、該第１乃至第４のトランジスタのエミッタに夫々電
流源回路が接続され、該第１と該第３のトランジスタの
エミッタ間に第１のエミッタ負帰還抵抗が接続され、該
第２と該第４のトランジスタのエミッタ間に第２のエミ
ッタ負帰還抵抗が接続され、該第１と該第２のトランジ
スタのベースを夫々第１と第２の反転入力端子とし、該
第３と該第４のトランジスタのベースを夫々第１と第２
の正転入力端子とし、且つ、該第２のダイオードと該第
１と該第２のトランジスタとの接続点が前記トランジス
タ差動対の一方のトランジスタのベースに接続され、該
第３のダイオードと該第３と該第４のトランジスタとの
接続点が該トランジスタ差動対の他方のトランジスタの
ベースに接続されてなることを特徴とする多入力演算増
幅回路。 - （７）複数の入力信号電圧を対数関数電流に変換する電
圧電流変換器を入力段に具え、該電圧電流変換器の出力
から単一出力を得るトランジスタ差動対と能動負荷回路
からなる差動増幅器から構成された多入力演算増幅回路
であって、該差動増幅器の出力端子と接地端子間にコン
デンサを接続した積分回路を形成したことを特徴とする
特許請求の範囲第６項記載の多入力演算増幅回路を用い
た積分回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1335896A JPH03196280A (ja) | 1989-12-25 | 1989-12-25 | 多入力演算増幅回路とそれを用いた積分回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1335896A JPH03196280A (ja) | 1989-12-25 | 1989-12-25 | 多入力演算増幅回路とそれを用いた積分回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03196280A true JPH03196280A (ja) | 1991-08-27 |
| JPH0547868B2 JPH0547868B2 (ja) | 1993-07-19 |
Family
ID=18293584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1335896A Granted JPH03196280A (ja) | 1989-12-25 | 1989-12-25 | 多入力演算増幅回路とそれを用いた積分回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03196280A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2009064682A3 (en) * | 2007-11-16 | 2010-02-04 | Allegro Microsystems, Inc. | Electronic circuits for driving series connected light emitting diode strings |
| US7675245B2 (en) | 2007-01-04 | 2010-03-09 | Allegro Microsystems, Inc. | Electronic circuit for driving a diode load |
| US7999487B2 (en) | 2008-06-10 | 2011-08-16 | Allegro Microsystems, Inc. | Electronic circuit for driving a diode load with a predetermined average current |
| US8692482B2 (en) | 2010-12-13 | 2014-04-08 | Allegro Microsystems, Llc | Circuitry to control a switching regulator |
| US8957607B2 (en) | 2012-08-22 | 2015-02-17 | Allergo Microsystems, LLC | DC-DC converter using hysteretic control and associated methods |
| US8994279B2 (en) | 2013-01-29 | 2015-03-31 | Allegro Microsystems, Llc | Method and apparatus to control a DC-DC converter |
| US9144126B2 (en) | 2012-08-22 | 2015-09-22 | Allegro Microsystems, Llc | LED driver having priority queue to track dominant LED channel |
| US9155156B2 (en) | 2011-07-06 | 2015-10-06 | Allegro Microsystems, Llc | Electronic circuits and techniques for improving a short duty cycle behavior of a DC-DC converter driving a load |
| US9265104B2 (en) | 2011-07-06 | 2016-02-16 | Allegro Microsystems, Llc | Electronic circuits and techniques for maintaining a consistent power delivered to a load |
-
1989
- 1989-12-25 JP JP1335896A patent/JPH03196280A/ja active Granted
Cited By (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8274238B2 (en) | 2007-01-04 | 2012-09-25 | Allegro Microsystems, Inc. | Electronic circuit for driving a diode load |
| US7675245B2 (en) | 2007-01-04 | 2010-03-09 | Allegro Microsystems, Inc. | Electronic circuit for driving a diode load |
| US9007000B2 (en) | 2007-11-16 | 2015-04-14 | Allegro Microsystems, Llc | Electronic circuits for driving series connected light emitting diode strings |
| US8169161B2 (en) | 2007-11-16 | 2012-05-01 | Allegro Microsystems, Inc. | Electronic circuits for driving series connected light emitting diode strings |
| US8653756B2 (en) | 2007-11-16 | 2014-02-18 | Allegro Microsystems, Llc | Electronic circuits for driving series connected light emitting diode strings |
| WO2009064682A3 (en) * | 2007-11-16 | 2010-02-04 | Allegro Microsystems, Inc. | Electronic circuits for driving series connected light emitting diode strings |
| US9320094B2 (en) | 2007-11-16 | 2016-04-19 | Allegro Microsystems, Llc | Electronic circuits for driving series connected light emitting diode strings |
| US7999487B2 (en) | 2008-06-10 | 2011-08-16 | Allegro Microsystems, Inc. | Electronic circuit for driving a diode load with a predetermined average current |
| US8692482B2 (en) | 2010-12-13 | 2014-04-08 | Allegro Microsystems, Llc | Circuitry to control a switching regulator |
| US9337727B2 (en) | 2010-12-13 | 2016-05-10 | Allegro Microsystems, Llc | Circuitry to control a switching regulator |
| US9155156B2 (en) | 2011-07-06 | 2015-10-06 | Allegro Microsystems, Llc | Electronic circuits and techniques for improving a short duty cycle behavior of a DC-DC converter driving a load |
| US9265104B2 (en) | 2011-07-06 | 2016-02-16 | Allegro Microsystems, Llc | Electronic circuits and techniques for maintaining a consistent power delivered to a load |
| US8957607B2 (en) | 2012-08-22 | 2015-02-17 | Allergo Microsystems, LLC | DC-DC converter using hysteretic control and associated methods |
| US9144126B2 (en) | 2012-08-22 | 2015-09-22 | Allegro Microsystems, Llc | LED driver having priority queue to track dominant LED channel |
| US8994279B2 (en) | 2013-01-29 | 2015-03-31 | Allegro Microsystems, Llc | Method and apparatus to control a DC-DC converter |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0547868B2 (ja) | 1993-07-19 |
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