JPH0666649B2 - ヒステリシスコンパレ−タ - Google Patents
ヒステリシスコンパレ−タInfo
- Publication number
- JPH0666649B2 JPH0666649B2 JP62130328A JP13032887A JPH0666649B2 JP H0666649 B2 JPH0666649 B2 JP H0666649B2 JP 62130328 A JP62130328 A JP 62130328A JP 13032887 A JP13032887 A JP 13032887A JP H0666649 B2 JPH0666649 B2 JP H0666649B2
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- Japan
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- transistors
- signal
- output
- transistor
- differential circuit
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Description
【発明の詳細な説明】 〔概要〕 本発明はヒステリシスコンパレータ回路であって、第１
及び第２の差動回路を用いて一対の入力端子間に信号を
供給し、一対の出力端子間より出力することによって、
グランドのレベルの変動の影響による誤動作を防止す
る。
及び第２の差動回路を用いて一対の入力端子間に信号を
供給し、一対の出力端子間より出力することによって、
グランドのレベルの変動の影響による誤動作を防止す
る。
本発明はヒステリシスコンパレータ回路に関し、ヒステ
リシス特性を有するコンパレータ回路に関する。
リシス特性を有するコンパレータ回路に関する。
従来より、チャタリングを防止する等の目的でヒステリ
シス特性を有するコンパレータが使用されている。この
ようにヒステリシス特性を有するものであってもノイズ
の影響を受けないことが要望されている。
シス特性を有するコンパレータが使用されている。この
ようにヒステリシス特性を有するものであってもノイズ
の影響を受けないことが要望されている。
第４図は従来のヒステリシスコンパレータの一例の回路
構成図を示す。図中、演算増幅器10の反転入力端子には
基準電圧が供給されると共に、演算増幅器10の出力が帰
還されている。また、非反転入力端子に入力端子11を介
して信号源12よりの信号が供給され、信号を基準電圧と
比較して得られた信号が出力端子13より出力される。
構成図を示す。図中、演算増幅器10の反転入力端子には
基準電圧が供給されると共に、演算増幅器10の出力が帰
還されている。また、非反転入力端子に入力端子11を介
して信号源12よりの信号が供給され、信号を基準電圧と
比較して得られた信号が出力端子13より出力される。
上記の従来回路ではグランドのレベルを基準とする信号
源12よりの信号が入力端子11に入来し、出力端子13の出
力信号はグランドのレベルを基準として出力される。
源12よりの信号が入力端子11に入来し、出力端子13の出
力信号はグランドのレベルを基準として出力される。
ここで、出力信号がＨレベルに立上がるとき及びＬレベ
ルに立下がるときグランドのインピーダンスが変化し、
この他に外来ノイズの混入によりグランドのレベルが変
動する。このため等価的に信号源12のグランドとの間に
ノイズ源14が挿入されたかたちとなり、信号にノイズが
重畳され、コンパレータが誤動作を行なうという問題点
があった。
ルに立下がるときグランドのインピーダンスが変化し、
この他に外来ノイズの混入によりグランドのレベルが変
動する。このため等価的に信号源12のグランドとの間に
ノイズ源14が挿入されたかたちとなり、信号にノイズが
重畳され、コンパレータが誤動作を行なうという問題点
があった。
本発明は上記の点に鑑みてなされたものであり、グラン
ドのレベルの変動による誤動作のおそれのないヒステリ
シスコンパレータを提供することを目的とする。
ドのレベルの変動による誤動作のおそれのないヒステリ
シスコンパレータを提供することを目的とする。
一対の入力端子（20a,20b）間に入来する信号を一対の
第１及び第２のトランジスタ（Q1,Q2）でそれぞれ受
け、該信号を差動増幅して該第２のトランジスタ側の第
１の出力端子（22a）及び該第１のトランジスタ側の第
２の出力端子（22b）間より出力する第１の差動回路
と、 該第１の差動回路の前記第１及び第２の出力端子間で出
力された信号を一対の第３及び第４のトランジスタ
（Q4,Q3）でそれぞれ受けてスイッチングを行ない、こ
のスイッチングで得られた前記第４のトランジスタ
（Q3）側の信号を出力する端子（Vc3）を該第１の差動
回路の第１の出力端子（22a）に電源を供給する直列接
続された抵抗（R2,R4）の接続点に接続し、スイッチン
グで得られた前記第３のトランジスタ（Q4）側の信号を
出力する端子（Vc4）を該第１の差動回路の第２の出力
端子（22b）に電源を供給する直列接続された抵抗（R1,
R3）の接続点に接続した第２の差動回路とを有する。
第１及び第２のトランジスタ（Q1,Q2）でそれぞれ受
け、該信号を差動増幅して該第２のトランジスタ側の第
１の出力端子（22a）及び該第１のトランジスタ側の第
２の出力端子（22b）間より出力する第１の差動回路
と、 該第１の差動回路の前記第１及び第２の出力端子間で出
力された信号を一対の第３及び第４のトランジスタ
（Q4,Q3）でそれぞれ受けてスイッチングを行ない、こ
のスイッチングで得られた前記第４のトランジスタ
（Q3）側の信号を出力する端子（Vc3）を該第１の差動
回路の第１の出力端子（22a）に電源を供給する直列接
続された抵抗（R2,R4）の接続点に接続し、スイッチン
グで得られた前記第３のトランジスタ（Q4）側の信号を
出力する端子（Vc4）を該第１の差動回路の第２の出力
端子（22b）に電源を供給する直列接続された抵抗（R1,
R3）の接続点に接続した第２の差動回路とを有する。
本発明においては、スイッチング動作する第２の差動回
路（Q3,Q4）の正相，逆相夫々の信号を第１の差動回路
（Q1,Q2）の逆相，正相の出力側に帰還してヒステリシ
ス特性を得ており、一対の入力端子（20a,20b）間に信
号が入来し、一対の出力端子（22a,22b）間より信号が
出力される。
路（Q3,Q4）の正相，逆相夫々の信号を第１の差動回路
（Q1,Q2）の逆相，正相の出力側に帰還してヒステリシ
ス特性を得ており、一対の入力端子（20a,20b）間に信
号が入来し、一対の出力端子（22a,22b）間より信号が
出力される。
このため、グランドのレベルが外来ノイズ等により変動
しても一対の入力端子（20a,20b）の電位の変動は同相
となり、第１の差動回路（Q1,Q2）により除去される。
従って誤動作のおそれがない。
しても一対の入力端子（20a,20b）の電位の変動は同相
となり、第１の差動回路（Q1,Q2）により除去される。
従って誤動作のおそれがない。
第１図は本発明のヒステリシスコンパレータの第１実施
例の回路図を示す。
例の回路図を示す。
同図中、端子20a,20b間に信号が入来する。端子20a,20b
夫々は第１の差動回路を構成するトランジスタQ1,Q2夫
々のベースに接続されている。トランジスタQ1のコレク
タは抵抗R3,R1を介して電源電圧ＶCCのラインに接続さ
れ、トランジスタQ2のコレクタは抵抗R4,R2を介して電
源電圧ＶCCのラインに接続されており、これらのエミッ
タは共通接続されて電流I1を流す定電流源21に接続され
ている。
夫々は第１の差動回路を構成するトランジスタQ1,Q2夫
々のベースに接続されている。トランジスタQ1のコレク
タは抵抗R3,R1を介して電源電圧ＶCCのラインに接続さ
れ、トランジスタQ2のコレクタは抵抗R4,R2を介して電
源電圧ＶCCのラインに接続されており、これらのエミッ
タは共通接続されて電流I1を流す定電流源21に接続され
ている。
トランジスタQ1,Q2夫々のコレクタは端子22b,22a夫々に
接続されると共に、第２の差動回路を構成するトランジ
スタQ3,Q4夫々のベースに接続されている。トランジス
タQ3のコレクタは抵抗R2とR4との接続点に接続され、ト
ランジスタQ4のコレクタは抵抗R1とR3との接続点に接続
されており、トランジスタQ3,Q4のエミックは共通接続
されて電流I2を流す定電流源23に接続されている。つま
り、第２の差動回路は第１の差動回路の出力する正相及
び逆相の信号を供給され、第２の差動回路で得られた正
相の信号が第１の差動回路の逆相の出力側に帰還され、
逆相の信号が第１の差動回路の正相の出力側に帰還され
ている。
接続されると共に、第２の差動回路を構成するトランジ
スタQ3,Q4夫々のベースに接続されている。トランジス
タQ3のコレクタは抵抗R2とR4との接続点に接続され、ト
ランジスタQ4のコレクタは抵抗R1とR3との接続点に接続
されており、トランジスタQ3,Q4のエミックは共通接続
されて電流I2を流す定電流源23に接続されている。つま
り、第２の差動回路は第１の差動回路の出力する正相及
び逆相の信号を供給され、第２の差動回路で得られた正
相の信号が第１の差動回路の逆相の出力側に帰還され、
逆相の信号が第１の差動回路の正相の出力側に帰還され
ている。
上記トランジスタQ1,Q2のゲインはトランジスタQ3,Q4に
対して充分に大であり、このためトランジスタQ3,Q4は
スイッチング動作を行なう。
対して充分に大であり、このためトランジスタQ3,Q4は
スイッチング動作を行なう。
ここで、端子20a,20b間の電圧ＶＩが正の場合、トラン
ジスタQ1のコレクタ電流I3が大でトランジスタQ2のコレ
クタ電流I4が小であり、従ってトランジスタQ1,Q2夫々
のコレクタ電位ＶC1,VC2は夫々Ｌレベル,Hレベルとな
り、トランジスタQ4が導通し、トランジスタQ3が遮断す
る。このため、抵抗R1には電流（I3＋I2）が流れ、トラ
ンジスタQ3,Q4夫々のコレクタ電位ＶC3,VC4はＶC4＜Ｖ
C3の関係となり、端子22a,22b間の電圧V0は正である。
ジスタQ1のコレクタ電流I3が大でトランジスタQ2のコレ
クタ電流I4が小であり、従ってトランジスタQ1,Q2夫々
のコレクタ電位ＶC1,VC2は夫々Ｌレベル,Hレベルとな
り、トランジスタQ4が導通し、トランジスタQ3が遮断す
る。このため、抵抗R1には電流（I3＋I2）が流れ、トラ
ンジスタQ3,Q4夫々のコレクタ電位ＶC3,VC4はＶC4＜Ｖ
C3の関係となり、端子22a,22b間の電圧V0は正である。
電圧ＶＩが正から零に変化して電流I3,I4がI3＝I4とな
っても、抵抗R1には電流I2が流れ続けるためＶC1＜ＶC2
であり、トランジスタQ4が導通したままで電圧V0は正の
状態を維持する。
っても、抵抗R1には電流I2が流れ続けるためＶC1＜ＶC2
であり、トランジスタQ4が導通したままで電圧V0は正の
状態を維持する。
更に電圧ＶＩが負となると電流I3,I4がI3＜I4となる。
そして後述の（１）式を満たす時点でトランジスタQ3,Q
4がスイッチングしてトランジスタQ3が導通し、トラン
ジスタQ4が遮断する。このため電流I2は抵抗R2を流れ、
急激に電圧V0は正から負に切換わる。この時点の電圧Ｖ
Ｉ即ち第１のスレッショールド電圧ＶTH1は後述の
（６）式で表わされる。
そして後述の（１）式を満たす時点でトランジスタQ3,Q
4がスイッチングしてトランジスタQ3が導通し、トラン
ジスタQ4が遮断する。このため電流I2は抵抗R2を流れ、
急激に電圧V0は正から負に切換わる。この時点の電圧Ｖ
Ｉ即ち第１のスレッショールド電圧ＶTH1は後述の
（６）式で表わされる。
次にＶＩが負から正に変化する場合にも上記と同様に、
電圧ＶＩが零の時点で電圧V0は負のままであり、電圧Ｖ
Ｉが所定のスレッショールド電圧ＶTH2を越えて初めて
電圧V0は正になる。
電圧ＶＩが零の時点で電圧V0は負のままであり、電圧Ｖ
Ｉが所定のスレッショールド電圧ＶTH2を越えて初めて
電圧V0は正になる。
第１図の回路について解析するに、トランジスタQ3が遮
断、トランジスタQ4が導通の状態（V0＞０）から電圧V0
が反転するとき、つまりV0＝０であり、次式が成立す
る。
断、トランジスタQ4が導通の状態（V0＞０）から電圧V0
が反転するとき、つまりV0＝０であり、次式が成立す
る。
I3（R1＋R3）＋I2R1＝I4（R2＋R4） …（１） また、常時次式が成立する。
I1＝I3＋I4 …（２） ここで、トランジスタQ1,Q2夫々のベース・エミッタ間
電圧をＶBE1,VBE2とすると、次式が得られる。
電圧をＶBE1,VBE2とすると、次式が得られる。
ＶBE1＝ＶBE2＋ＶＩ …（３） トランジスタのベース・エミッタ間電圧ＶBEは ＶBE＝ＶＴｌｎ（ＩＣ／ＩＳ） …（４） ＶＴ＝kT／ｑ 但し、ＩＣはコレクタ電流、ＩＳは飽和電流、ｋはボル
ツマン定数、Ｔは絶対温度、ｑは電荷であり、ＶＴは定
数である。
ツマン定数、Ｔは絶対温度、ｑは電荷であり、ＶＴは定
数である。
上記（３），（４）式より次式が成立する。
ＶＩ＝ＶＴｌｎ（I3／I4） ここで、R1＝R2＝R3＝R4とすると（１），（２）式より
次式が得られる。
次式が得られる。
I3＝（2I1−I2）／４ I4＝（2I1−I2）／４ …（５） （４），（５）式より この（６）式を満足する電圧ＶＩがスレッショールド電
圧ＶTH1である。
圧ＶTH1である。
同様にして、電圧V0がV0＜０からV0＝０となるときの電
圧ＶＩ即ちスレッショールド電圧ＶTH2は次式で表わさ
れる。
圧ＶＩ即ちスレッショールド電圧ＶTH2は次式で表わさ
れる。
従ってヒステリシス幅ＶTHは次式で表わされる。
なお、R1〜R4を等しいとして説明してきたが、R1〜R4の
値が異なる時においても同様にして求めると、（８）式
に示す如く表わされる。
値が異なる時においても同様にして求めると、（８）式
に示す如く表わされる。
このようにして、第１図の回路のヒステリシス特性は第
２図に示す如く表わされる。
２図に示す如く表わされる。
このように信号は端子20a,20b間に入来し、かつ端子22
a,22b間から出力され、入出力共にグランドのレベルを
基準としていない。このため、外来ノイズが混入してグ
ランドのレベルが変動した場合、グランドのレベルに対
する端子22a,22b夫々の電位の変動は同相であり、トラ
ンジスタQ1,Q2の差動回路は何ら影響をうけず誤動作を
起こすことがない。
a,22b間から出力され、入出力共にグランドのレベルを
基準としていない。このため、外来ノイズが混入してグ
ランドのレベルが変動した場合、グランドのレベルに対
する端子22a,22b夫々の電位の変動は同相であり、トラ
ンジスタQ1,Q2の差動回路は何ら影響をうけず誤動作を
起こすことがない。
第３図は本発明回路の第２実施例の回路図を示す。
第１図のトランジスタQ1,Q2が構成する回路は、第３図
においてトランジスタQ1A,Q2AとQ1B,Q2Bとの２段の差動
回路で構成されている。トランジスタQ1A,Q2A夫々はト
ランジスタQ1,Q2と同様に端子20a,20b夫々にベースを接
続されている。抵抗R3,R4夫々が接続されたトランジス
タQ1A,Q2A夫々のコレクタにはトランジスタQ5,Q6夫々の
ベースが接続され、トランジスタQ5,Q6夫々のエミッタ
はレベルシフト素子E1,E2夫々を介して定電流源30,31夫
々に接続されている。レベルシフト素子E1,E2夫々のレ
ベルシフト量及び定電流源30,31夫々の電流値は同一と
されている。このトランジスタQ5,Q6及びレベルシフト
素子E1,E2でレベルシフトされたトランジスタQ1A,Q2A夫
々のコレクタ電位はトランジスタQ1B,Q2B夫々のベース
に供給される。
においてトランジスタQ1A,Q2AとQ1B,Q2Bとの２段の差動
回路で構成されている。トランジスタQ1A,Q2A夫々はト
ランジスタQ1,Q2と同様に端子20a,20b夫々にベースを接
続されている。抵抗R3,R4夫々が接続されたトランジス
タQ1A,Q2A夫々のコレクタにはトランジスタQ5,Q6夫々の
ベースが接続され、トランジスタQ5,Q6夫々のエミッタ
はレベルシフト素子E1,E2夫々を介して定電流源30,31夫
々に接続されている。レベルシフト素子E1,E2夫々のレ
ベルシフト量及び定電流源30,31夫々の電流値は同一と
されている。このトランジスタQ5,Q6及びレベルシフト
素子E1,E2でレベルシフトされたトランジスタQ1A,Q2A夫
々のコレクタ電位はトランジスタQ1B,Q2B夫々のベース
に供給される。
トランジスタQ1B,Q2B夫々のエミッタは共通接続されて
定電流源32に接続され、夫々のコレクタは抵抗値の等し
い抵抗R5,R6を介して共通にレベルシフト素子E3に接続
されており、トランジスタQ1A,Q2Aの差動回路の出力信
号を更に差動増幅する。これはトランジスタQ3,Q4の第
２の差動回路に対するゲインを充分大として回路動作を
安定化するためである。またトランジスタQ1A,Q2Aの差
動回路とトランジスタQ1B,Q2Bの差動回路とのレベルを
合わすためにトランジスタQ5,Q6及びレベルシフト素子E
1〜E3が設けられている。
定電流源32に接続され、夫々のコレクタは抵抗値の等し
い抵抗R5,R6を介して共通にレベルシフト素子E3に接続
されており、トランジスタQ1A,Q2Aの差動回路の出力信
号を更に差動増幅する。これはトランジスタQ3,Q4の第
２の差動回路に対するゲインを充分大として回路動作を
安定化するためである。またトランジスタQ1A,Q2Aの差
動回路とトランジスタQ1B,Q2Bの差動回路とのレベルを
合わすためにトランジスタQ5,Q6及びレベルシフト素子E
1〜E3が設けられている。
トランジスタQ1B,Q2B夫々のコレクタは端子22b,22a夫々
に接続されると共にトランジスタQ3,Q4夫々のベースに
接続されている。
に接続されると共にトランジスタQ3,Q4夫々のベースに
接続されている。
トランジスタQ1A,Q2A及びQ1B,Q2BはトランジスタQ1,Q2
と同様の第１の差動回路を構成しているので第３図の回
路は第１図の回路と同一の動作を行ない、この説明を省
略する。
と同様の第１の差動回路を構成しているので第３図の回
路は第１図の回路と同一の動作を行ない、この説明を省
略する。
なお、端子22a,22bを差動増幅器の非反転入力端子，反
転入力端子夫々に接続して、出力特性の改善を図っても
良い。
転入力端子夫々に接続して、出力特性の改善を図っても
良い。
上述の如く、本発明のヒステリシスコンパレータによれ
ば、外来ノイズ等によりグランドのレベルが変動しても
何ら影響を受けることがなく、誤動作を起こすおそれが
なく、実用上きわめて有用である。
ば、外来ノイズ等によりグランドのレベルが変動しても
何ら影響を受けることがなく、誤動作を起こすおそれが
なく、実用上きわめて有用である。
第１図は本発明回路の第１実施例の回路図、 第２図はヒステリシス特性を説明するための図、 第３図は本発明回路の第２実施例の回路図、 第４図は従来回路の一例の回路構成図である。 図において、 20a,20b,22a,22bは端子、 21,23,30〜32は定電流源、 Q1〜Q4,Q1A,Q1B,Q2A,Q2Bはトランジスタ、 R1〜R5は抵抗、 E1〜E3はレベルシフト素子である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭52−12554（ＪＰ，Ａ) 特開 昭54−128656（ＪＰ，Ａ) 特開 昭56−42426（ＪＰ，Ａ) 実公 昭43−15719（ＪＰ，Ｙ１)
Claims (1)
- 【請求項１】一対の入力端子（20a,20b）間に入来する
信号を一対の第１及び第２のトランジスタ（Q1,Q2）で
それぞれ受け、該信号を差動増幅して該第２のトランジ
スタ側の第１の出力端子（22a）及び該第１のトランジ
スタ側の第２の出力端子（22b）間より出力する第１の
差動回路と、 該第１の差動回路の前記第１及び第２の出力端子間で出
力された信号を一対の第３及び第４のトランジスタ
（Q4,Q3）でそれぞれ受けてスイッチングを行ない、こ
のスイッチングで得られた前記第４のトランジスタ
（Q3）側の信号を出力する端子（Vc3）を該第１の差動
回路の第１の出力端子（22a）に電源を供給する直列接
続された抵抗（R2,R4）の接続点に接続し、スイッチン
グで得られた前記第３のトランジスタ（Q4）側の信号を
出力する端子（Vc4）を該第１の差動回路の第２の出力
端子（22b）に電源を供給する直列接続された抵抗（R1,
R3）の接続点に接続した第２の差動回路とを有し、 該第１及び第２の出力端子（22a,22b）間より出力する
信号の立上がり時と立下がり時の該一対の入力端子（20
a,20b）間に入来する信号に対するスレッショールド電
圧を異ならしめたことを特徴とするヒステリシスコンパ
レータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130328A JPH0666649B2 (ja) | 1987-05-27 | 1987-05-27 | ヒステリシスコンパレ−タ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62130328A JPH0666649B2 (ja) | 1987-05-27 | 1987-05-27 | ヒステリシスコンパレ−タ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63294113A JPS63294113A (ja) | 1988-11-30 |
| JPH0666649B2 true JPH0666649B2 (ja) | 1994-08-24 |
Family
ID=15031728
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62130328A Expired - Fee Related JPH0666649B2 (ja) | 1987-05-27 | 1987-05-27 | ヒステリシスコンパレ−タ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0666649B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06101672B2 (ja) * | 1990-01-19 | 1994-12-12 | 株式会社東芝 | 電圧比較回路 |
| JPH054628U (ja) * | 1991-06-27 | 1993-01-22 | 新日本無線株式会社 | コンパレータ回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5212554A (en) * | 1975-07-21 | 1977-01-31 | Nec Corp | Vertical type current converter circuit |
-
1987
- 1987-05-27 JP JP62130328A patent/JPH0666649B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63294113A (ja) | 1988-11-30 |
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