JPH03196548A - レイアウトパターン検証システム - Google Patents
レイアウトパターン検証システムInfo
- Publication number
- JPH03196548A JPH03196548A JP1337867A JP33786789A JPH03196548A JP H03196548 A JPH03196548 A JP H03196548A JP 1337867 A JP1337867 A JP 1337867A JP 33786789 A JP33786789 A JP 33786789A JP H03196548 A JPH03196548 A JP H03196548A
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- JP
- Japan
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- layout pattern
- data
- wiring
- verification
- file
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- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はLSIのレイアラ)・パターンを検証するレ
イアラ!・パターン検証システムに関するものである。
イアラ!・パターン検証システムに関するものである。
第4図は従来のレイアウトパターン検証システムを示す
フロー図で、図において、(1)はレイアラ!・エディ
タで作成されたレイアウトパターンデータ、(2)はレ
イアウトパターンデータ(1)を読込み素子認識などを
行う素子認識プログラム、(3)は素子認識プログラム
(2)より作成されるデータベース2(4)はデータベ
ース(3)をアクセスし検証の処理を行う検証プログラ
ム、■はデータベース(3)の内部情報、(5)は検証
プログラム(4)で必要な論理図データのネットリスト
ファイルである。
フロー図で、図において、(1)はレイアラ!・エディ
タで作成されたレイアウトパターンデータ、(2)はレ
イアウトパターンデータ(1)を読込み素子認識などを
行う素子認識プログラム、(3)は素子認識プログラム
(2)より作成されるデータベース2(4)はデータベ
ース(3)をアクセスし検証の処理を行う検証プログラ
ム、■はデータベース(3)の内部情報、(5)は検証
プログラム(4)で必要な論理図データのネットリスト
ファイルである。
次に動作について説明する。レイアウトエディタで作成
されたレイアウトパターンデータ(1)を素子認識プロ
グラム(2)で検証に必要な情報を持つデータベース(
3)を作成する。検証プログラム(4)でデータベース
(3)の情報(5)とネットリストファイル(5)との
検証を行う。以上の繰返しを1品種ごとに行う。
されたレイアウトパターンデータ(1)を素子認識プロ
グラム(2)で検証に必要な情報を持つデータベース(
3)を作成する。検証プログラム(4)でデータベース
(3)の情報(5)とネットリストファイル(5)との
検証を行う。以上の繰返しを1品種ごとに行う。
従来のレイアウトパターン検証システムは以上のように
構成されていたので、素子配置に関するレイヤは同じデ
ータを使用し、配線に関するレイヤだけ複数持ち、機能
の違う品種を複数作る手法を使用して作成されるレイア
ウトパターン(以後マスター/スライスと呼ぶ)を検証
する場合、レイアウトパターンデータが1つでも全ての
処理を品種数分実行しなくてはならないという問題点が
あった。この発明は上記のような問題点を解消するため
になされたもので、1回の実行により複数の配線情報を
総て検証できるとともに、ディスク容量の削減を可能に
するレイアウトパターン検証システムを得ることを目的
とする。
構成されていたので、素子配置に関するレイヤは同じデ
ータを使用し、配線に関するレイヤだけ複数持ち、機能
の違う品種を複数作る手法を使用して作成されるレイア
ウトパターン(以後マスター/スライスと呼ぶ)を検証
する場合、レイアウトパターンデータが1つでも全ての
処理を品種数分実行しなくてはならないという問題点が
あった。この発明は上記のような問題点を解消するため
になされたもので、1回の実行により複数の配線情報を
総て検証できるとともに、ディスク容量の削減を可能に
するレイアウトパターン検証システムを得ることを目的
とする。
この発明に係るレイアラ)・パターン検証システムは、
検証するレイアラ)・パターンデータを入力とし、素子
認識プログラム実行時に、配線情報のみ他のレイアウト
パターン情報とは別ファイルとして作成したものである
。
検証するレイアラ)・パターンデータを入力とし、素子
認識プログラム実行時に、配線情報のみ他のレイアウト
パターン情報とは別ファイルとして作成したものである
。
この発明における配線情報ファイルは、マスク−/スラ
イスの検証を行おうとするとき、素子認識プログラムに
より配線データ数分のファイルが作成され検証する。
イスの検証を行おうとするとき、素子認識プログラムに
より配線データ数分のファイルが作成され検証する。
〔実施例〕
以下、この発明の一実施例を図について説明する。第1
図はこの発明の一実施例によるレイアウトパターン検証
システムのフロー図で、図において、(1)はレイアウ
トエディタで作成されるレイアウトパターンデータ、(
2)はレイアウトパターンデータ(1)を入力とし素子
認識などを行う素子認識プログラム、(3jは素子認識
プログラム(2)により作成されるデータベース、(4
)はデータベース(3]をアクセスしレイアウトパター
ン検証を行う検証プログラム、(5)は検証プログラム
(4)で必要な論理図データのネットリストファイル、
(6)は素子認識プログラム(2)より作成される配線
情報ファイルである。
図はこの発明の一実施例によるレイアウトパターン検証
システムのフロー図で、図において、(1)はレイアウ
トエディタで作成されるレイアウトパターンデータ、(
2)はレイアウトパターンデータ(1)を入力とし素子
認識などを行う素子認識プログラム、(3jは素子認識
プログラム(2)により作成されるデータベース、(4
)はデータベース(3]をアクセスしレイアウトパター
ン検証を行う検証プログラム、(5)は検証プログラム
(4)で必要な論理図データのネットリストファイル、
(6)は素子認識プログラム(2)より作成される配線
情報ファイルである。
第2図は第1図によって検証を行うためのフローチャー
1・である。ステップ1はレイアウトパターンデータを
読込むデータ読込み処理部、ステップ2はデータ読込み
処理部(ステップ1)で読込まれたデータの素子・配線
認識処理部、ステップ3はマスター/スライスかどうか
を判定する判定処理部、ステップ4は配線情報ファイル
作成処理部。
1・である。ステップ1はレイアウトパターンデータを
読込むデータ読込み処理部、ステップ2はデータ読込み
処理部(ステップ1)で読込まれたデータの素子・配線
認識処理部、ステップ3はマスター/スライスかどうか
を判定する判定処理部、ステップ4は配線情報ファイル
作成処理部。
ステップ5は複数の配線データ含まないときの配線情報
ファイル作成処理部、ステップ6はデータベース作成処
理部、ステップ7はネットリストファイル(5)と配線
情報ファイル(6)及びデータベース(3)を使用し検
証を行うレイアウトパターン検証処理部、ステップ8は
検証が総て終わったかどうかを判定する判定処理部、ス
テップ9はマスター/スライスの場合に配線関係の違っ
てくるレイヤのみを指定する配線情報カード、ステップ
10は配線情報ファイルが複数ある時どのファイルまで
実行するかを指定した回数指定カードである。第3図は
配線情報ファイルとレイアウトパターン情報とのデータ
互換の実施状態を示すデータの図であり、(7)はレイ
アウトパターン情報のうちの素子認識情報データの図、
(8)は配線情報ファイル(6)のデータの図である。
ファイル作成処理部、ステップ6はデータベース作成処
理部、ステップ7はネットリストファイル(5)と配線
情報ファイル(6)及びデータベース(3)を使用し検
証を行うレイアウトパターン検証処理部、ステップ8は
検証が総て終わったかどうかを判定する判定処理部、ス
テップ9はマスター/スライスの場合に配線関係の違っ
てくるレイヤのみを指定する配線情報カード、ステップ
10は配線情報ファイルが複数ある時どのファイルまで
実行するかを指定した回数指定カードである。第3図は
配線情報ファイルとレイアウトパターン情報とのデータ
互換の実施状態を示すデータの図であり、(7)はレイ
アウトパターン情報のうちの素子認識情報データの図、
(8)は配線情報ファイル(6)のデータの図である。
次に動作について説明する。レイアウトパターンデータ
(1)はレイアウトパターンデータ読込み処理部(ステ
ップ1)によって読込まれる。読み込まれたデータは素
子認識プログラム(2)で検証に必要な情報を持つデー
タベース(3)を作成する。また、ここではマスター/
スライスであるかを判定する判定処理部(ステップ3)
によって、1つか複数の配線情報ファイル(6)を作成
する。このとき、配線情報カードステップ9のデータが
必要でカードには配線に関するレイヤの内どのレイヤが
どの品種のものかを指定しており、これにより複数の配
線情報ファイル]6)の作成が可能になる。次に、検証
プログラム(4)でデータベース(3)とネットリスト
ファイル(5)と配線情報ファイル(6)を使用して検
証を行う。ここで配線情報ファイル(6)とデータベー
ス(3)とのつながりは、データベース(3)内の素子
認識情報データ(7)と配線情報ファイル(6)のフ十
−マット例である(8)とによって持たれる。次に、総
ての検証が終わったかどうかを判定する判定処理部ステ
ップ8ば検証回数指定カードステップ10によって、指
定されているファイルまでの検証が終っていなければ、
レイアウトパターン検証処理部(ステップ8)でもう1
度検証プログラム(4)が実行され検証が行われる。
(1)はレイアウトパターンデータ読込み処理部(ステ
ップ1)によって読込まれる。読み込まれたデータは素
子認識プログラム(2)で検証に必要な情報を持つデー
タベース(3)を作成する。また、ここではマスター/
スライスであるかを判定する判定処理部(ステップ3)
によって、1つか複数の配線情報ファイル(6)を作成
する。このとき、配線情報カードステップ9のデータが
必要でカードには配線に関するレイヤの内どのレイヤが
どの品種のものかを指定しており、これにより複数の配
線情報ファイル]6)の作成が可能になる。次に、検証
プログラム(4)でデータベース(3)とネットリスト
ファイル(5)と配線情報ファイル(6)を使用して検
証を行う。ここで配線情報ファイル(6)とデータベー
ス(3)とのつながりは、データベース(3)内の素子
認識情報データ(7)と配線情報ファイル(6)のフ十
−マット例である(8)とによって持たれる。次に、総
ての検証が終わったかどうかを判定する判定処理部ステ
ップ8ば検証回数指定カードステップ10によって、指
定されているファイルまでの検証が終っていなければ、
レイアウトパターン検証処理部(ステップ8)でもう1
度検証プログラム(4)が実行され検証が行われる。
なお、上記実施例では配線情報ファイル(6)を設けた
場合を示したが、データベース(3)の内部に複数の配
線情報を持たすようにしてもよい。
場合を示したが、データベース(3)の内部に複数の配
線情報を持たすようにしてもよい。
以上のようにこの発明によれば、マスター/スライスを
含むレイアウトパターンの検証を行う上で、配線情報だ
けを別のファイルに持つことによって、複数の配線デー
タを同時に検証することができ、検証時間短縮につなが
る。また、配線情報以外のデータが1つで済むのでディ
スク容量が少なくて済むなどの効果がある。
含むレイアウトパターンの検証を行う上で、配線情報だ
けを別のファイルに持つことによって、複数の配線デー
タを同時に検証することができ、検証時間短縮につなが
る。また、配線情報以外のデータが1つで済むのでディ
スク容量が少なくて済むなどの効果がある。
第1図はこの発明の一実施例によるレイアウトパターン
検証システムのフロー図、m2図は第1図の処理フロー
チャー1・、第3図は配線情報ファイルのデータの図、
第4図は従来のレイアウトパターン検証システムのフロ
ー図である。図において、(1)はレイアウトパターン
データ、(2)は素子認識プログラム、(3)はデータ
ベース、(4)は検証プログラム、(5)はネットリス
トファイル、(6)は配線情報ファイル、(7)は素子
認識情報データ、(8)は配線情報ファイルのデータを
示す。 なお、図中、同一符号は同一、又は相当部分を示す。
検証システムのフロー図、m2図は第1図の処理フロー
チャー1・、第3図は配線情報ファイルのデータの図、
第4図は従来のレイアウトパターン検証システムのフロ
ー図である。図において、(1)はレイアウトパターン
データ、(2)は素子認識プログラム、(3)はデータ
ベース、(4)は検証プログラム、(5)はネットリス
トファイル、(6)は配線情報ファイル、(7)は素子
認識情報データ、(8)は配線情報ファイルのデータを
示す。 なお、図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- LSIのレイアウトパターン検証を行うシステムにおい
て、検証で使用している配線情報を他のレイアウトパタ
ーン情報とは別のファイルに持つ機能を備えたことを特
徴とするレイアウトパターン検証システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337867A JPH03196548A (ja) | 1989-12-25 | 1989-12-25 | レイアウトパターン検証システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1337867A JPH03196548A (ja) | 1989-12-25 | 1989-12-25 | レイアウトパターン検証システム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03196548A true JPH03196548A (ja) | 1991-08-28 |
Family
ID=18312733
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1337867A Pending JPH03196548A (ja) | 1989-12-25 | 1989-12-25 | レイアウトパターン検証システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03196548A (ja) |
-
1989
- 1989-12-25 JP JP1337867A patent/JPH03196548A/ja active Pending
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