JPS6123272A - ベクトル処理装置 - Google Patents
ベクトル処理装置Info
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- JPS6123272A JPS6123272A JP14357584A JP14357584A JPS6123272A JP S6123272 A JPS6123272 A JP S6123272A JP 14357584 A JP14357584 A JP 14357584A JP 14357584 A JP14357584 A JP 14357584A JP S6123272 A JPS6123272 A JP S6123272A
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F15/00—Digital computers in general; Data processing equipment in general
- G06F15/76—Architectures of general purpose stored program computers
- G06F15/80—Architectures of general purpose stored program computers comprising an array of processing units with common control, e.g. single instruction multiple data processors
- G06F15/8053—Vector processors
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- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ベクトルレジスタを備えベクトルレジスタ長
の判別を行なうベクトル処理装置に関する。
の判別を行なうベクトル処理装置に関する。
従来、ＧＲＡＹ−１に代表されるベクトル処理装置にお
いては、固定長（ＯＲ，ＡＹ−１では６４）のベクトル
レジスタを複数個備え、ベクトルレジスタ中のベクトル
データを対象として、ベクトル演算を実行している。前
記固定長は、一つのベクトルレジスタが保持する最大の
ベクトル長なので。
いては、固定長（ＯＲ，ＡＹ−１では６４）のベクトル
レジスタを複数個備え、ベクトルレジスタ中のベクトル
データを対象として、ベクトル演算を実行している。前
記固定長は、一つのベクトルレジスタが保持する最大の
ベクトル長なので。
以下最大ベクトル長（ＭＶＬ）と呼ぶ。
ベクトル演算にあ゛うては、ベクトル演算を実行する前
に、該演算において、実行すべき演算数（ベクトル要素
数）を保持するベクトル長レジスタと呼ばれる記憶手段
に、予じめ実行すべきベクトル要素数が命令で設定され
たあと、ベクトル演算が実行される。ベクトル演算ユニ
ットはベクトル長レジスタに設定された回数だけの命令
で指定された演算がベクトルレジスタから次々に読み出
したベクトル要素に一対して実行され、演算結果がベク
トルレジスタまたは主記憶装置に順次格納される。
に、該演算において、実行すべき演算数（ベクトル要素
数）を保持するベクトル長レジスタと呼ばれる記憶手段
に、予じめ実行すべきベクトル要素数が命令で設定され
たあと、ベクトル演算が実行される。ベクトル演算ユニ
ットはベクトル長レジスタに設定された回数だけの命令
で指定された演算がベクトルレジスタから次々に読み出
したベクトル要素に一対して実行され、演算結果がベク
トルレジスタまたは主記憶装置に順次格納される。
このとき、ＦＯＲＴＲＡＮ等で書かれた元々のベクトル
演算を実行するべきループのループ長（Ｎ）が前記最大
ベクトル長（ＭＶＬ）を超えている場合には、このルー
プを複数個に分割して、１回のベクトル演算が最大ベク
トル長を超えないようにして、複数回、該ベクトル演算
が実行される。この結果。
演算を実行するべきループのループ長（Ｎ）が前記最大
ベクトル長（ＭＶＬ）を超えている場合には、このルー
プを複数個に分割して、１回のベクトル演算が最大ベク
トル長を超えないようにして、複数回、該ベクトル演算
が実行される。この結果。
ループ長（Ｎ）〉最大ベクトル長（ＭＶＬ）なるループ
のベクトル化が行われている。すなわち、ループ長（へ
）≦最大ベクトル長（ＭＶＬ）ならばループ長（へ）が
ベクトル長レジスタにセットされてベクトル演算が実行
される。ループ長（へ）〉最大ベクトル長（ＭＶＬ）な
らば、ルー フ’ｅ （（Ｎ−１）／ＭＶＬ） 、＋
１個に分割し、’ （Ｎ−１）／ＭＶＬの余シに１を加
えた値が、まずベクトル長レジスタにセットされて第１
回目のベクトル演算が実行される。次は最大ベクトル長
（ＭＶＬ）がベクトル長レジスタにセットされて、残シ
の（（Ｎ−１）／ＭＶＬ ）回のベクトル演算が実行さ
れる。（〔Ｘ〕はＸを超えない最大の整数。）このよう
にしてループ長（ホ）〉最大ベクトル長（ＭＶＬ）なる
ループは、最大ベクトル長を固定長トスるベクトルレジ
スタを持つベクトル処理装置においてもベクトル化でき
る。このときＣＲＡＹ−１のような従来装置では、ベク
トルレジスタの最大長が固定であるのみならず、定数と
して、オブジェクトプログラム中で設定しておく必要が
ある。このことは、例えば、将来、ＶＬＳＩ技術等で高
速大容量の記憶素子が実現されると、より大容量のペク
ト、ルレジスタを処理装置内に備えることが可能となシ
、このとき必然的に、ベクトルレジスタの最大長も大き
くなる。
のベクトル化が行われている。すなわち、ループ長（へ
）≦最大ベクトル長（ＭＶＬ）ならばループ長（へ）が
ベクトル長レジスタにセットされてベクトル演算が実行
される。ループ長（へ）〉最大ベクトル長（ＭＶＬ）な
らば、ルー フ’ｅ （（Ｎ−１）／ＭＶＬ） 、＋
１個に分割し、’ （Ｎ−１）／ＭＶＬの余シに１を加
えた値が、まずベクトル長レジスタにセットされて第１
回目のベクトル演算が実行される。次は最大ベクトル長
（ＭＶＬ）がベクトル長レジスタにセットされて、残シ
の（（Ｎ−１）／ＭＶＬ ）回のベクトル演算が実行さ
れる。（〔Ｘ〕はＸを超えない最大の整数。）このよう
にしてループ長（ホ）〉最大ベクトル長（ＭＶＬ）なる
ループは、最大ベクトル長を固定長トスるベクトルレジ
スタを持つベクトル処理装置においてもベクトル化でき
る。このときＣＲＡＹ−１のような従来装置では、ベク
トルレジスタの最大長が固定であるのみならず、定数と
して、オブジェクトプログラム中で設定しておく必要が
ある。このことは、例えば、将来、ＶＬＳＩ技術等で高
速大容量の記憶素子が実現されると、より大容量のペク
ト、ルレジスタを処理装置内に備えることが可能となシ
、このとき必然的に、ベクトルレジスタの最大長も大き
くなる。
しかし、従来装置では、最大ベクトル長がオブジェクト
プログラム中に定数として設定されているので、より小
容量のベクトルレジスタ用に作られた従来のプログラム
を再コンノくイルすることなく大容量ベクトルレジスタ
を有効に利用することはできない。また、ベクトル処理
装置を製品化する場合に、性能／価格比を最適に、ユー
ザに、より適した製品とするために、ベクトルレジスタ
の容量によシ複数個のモデルを設定する場合もある。
プログラム中に定数として設定されているので、より小
容量のベクトルレジスタ用に作られた従来のプログラム
を再コンノくイルすることなく大容量ベクトルレジスタ
を有効に利用することはできない。また、ベクトル処理
装置を製品化する場合に、性能／価格比を最適に、ユー
ザに、より適した製品とするために、ベクトルレジスタ
の容量によシ複数個のモデルを設定する場合もある。
このときモデル間で、最大ベクトル長が通常は異なるが
、従来装置では前記同様、最大ベクトル長（ＭＶＬ）が
定数となっているため、モデル間のオブジェクトレベル
の互換性がない、という欠点がある。
、従来装置では前記同様、最大ベクトル長（ＭＶＬ）が
定数となっているため、モデル間のオブジェクトレベル
の互換性がない、という欠点がある。
本発明の目的は子連の欠点を解決し、ベクトルレジスタ
の容量が異なるモデル間のオブジェクトレベルの互換性
を与えるようにしたベクトル処理装置を提供することに
ある。
の容量が異なるモデル間のオブジェクトレベルの互換性
を与えるようにしたベクトル処理装置を提供することに
ある。
本発明の処理装置は、命令おｉびオペランドを記憶する
主記憶装置と、命令でアクセス可能な少なくとも１個以
上のスカラレジスタと、順序づけられた複数個のベクト
ル要素をそれぞれ保持する複数個のベクトルレジスタと
、該ベクトルレジスタの内容を演算する少々くとも一つ
以上の演算ユニットと、該演算ユニットが実行すべき演
算要素数を保持する少なくとも一つ以上のベクトル長−
保持手段とを備えたベクトル処理装置において、前記ベ
クトルレジスタの保持しうる（最大のベクトル長−１）
の値を記憶し、かつ、外部から設定可能な最大ベクトル
長記憶手段と、該最大ベクトル長記憶手段からの読出し
命令検出に応答して、該最大ベクトル長記憶手段の内容
を、前記スカラレジスタまたは工記憶装置に読出す制御
手段とを備えたことを特徴とする。
主記憶装置と、命令でアクセス可能な少なくとも１個以
上のスカラレジスタと、順序づけられた複数個のベクト
ル要素をそれぞれ保持する複数個のベクトルレジスタと
、該ベクトルレジスタの内容を演算する少々くとも一つ
以上の演算ユニットと、該演算ユニットが実行すべき演
算要素数を保持する少なくとも一つ以上のベクトル長−
保持手段とを備えたベクトル処理装置において、前記ベ
クトルレジスタの保持しうる（最大のベクトル長−１）
の値を記憶し、かつ、外部から設定可能な最大ベクトル
長記憶手段と、該最大ベクトル長記憶手段からの読出し
命令検出に応答して、該最大ベクトル長記憶手段の内容
を、前記スカラレジスタまたは工記憶装置に読出す制御
手段とを備えたことを特徴とする。
次に本発明について、図面を参照して詳細に説明する。
第１図を参照すると、本発明の一実施例では８個のベク
トルレジスタ１を備え、各ベクトルレジスタ１はＯ番地
から６３番地までの順序付けられた６４個のベクトル要
素を保持することができるので、最大ベクトル長（ＭＶ
Ｌ）は６４である。各−ベクトルレジスタ１は加減算器
などの演算ユニット３に接続されている。ベクトル長レ
ジスタＯ■）２は、各演算ユニット３が実行すべきベク
トル演算要素数を保持するレジスタであシ、演算ユニッ
ト３に接続されている。前記レジスタ２は命令で内容を
設定することができ、本実施例ではスカラレジスタ４を
通して内容が設定される。
トルレジスタ１を備え、各ベクトルレジスタ１はＯ番地
から６３番地までの順序付けられた６４個のベクトル要
素を保持することができるので、最大ベクトル長（ＭＶ
Ｌ）は６４である。各−ベクトルレジスタ１は加減算器
などの演算ユニット３に接続されている。ベクトル長レ
ジスタＯ■）２は、各演算ユニット３が実行すべきベク
トル演算要素数を保持するレジスタであシ、演算ユニッ
ト３に接続されている。前記レジスタ２は命令で内容を
設定することができ、本実施例ではスカラレジスタ４を
通して内容が設定される。
本実施例のベクトル処理装置では命令が主記憶装置５か
ら読み出され、命令レジスタ６に設定され、デコーダ１
０で解読される。該命令がベクトル演算命令であると解
読結果が適当な演算ユニット３に送出される。該演算ユ
ニット３では、命令で指定されたベクトルレジスタ１か
らのベクトル要素が順次読み出され、指定された演算が
実行されて、演算結果のベクトル要素が次々とベクトル
レジスタ１に格納される。このとき実行されるベクトル
演算数は予じめベクトル長（ＶＬ）レジスタに設定され
ている回数だけ実行される。
ら読み出され、命令レジスタ６に設定され、デコーダ１
０で解読される。該命令がベクトル演算命令であると解
読結果が適当な演算ユニット３に送出される。該演算ユ
ニット３では、命令で指定されたベクトルレジスタ１か
らのベクトル要素が順次読み出され、指定された演算が
実行されて、演算結果のベクトル要素が次々とベクトル
レジスタ１に格納される。このとき実行されるベクトル
演算数は予じめベクトル長（ＶＬ）レジスタに設定され
ている回数だけ実行される。
スカラ演算やアドレス計算に使用するスカラレジスタ４
は１６個あシ、３２ビツトの長さを持ち、ベクトルレジ
スタ１同様、演算ユニット３に接続されている。
は１６個あシ、３２ビツトの長さを持ち、ベクトルレジ
スタ１同様、演算ユニット３に接続されている。
第１図の最大ベクトル長レジスタ（ＭＶＲ）７は、前記
ベクトルレジスタ１の（最大ベクトル長−１）の値を保
持するレジスタであり、本実施例では、最大ベクトル長
は６４なので、”６３”が固定的に設定されている。設
定手段８は第１図に示したようにジャンパ線スイッチで
あってもよく、あるいは保守・診断用のサービスプロセ
ッサ（ｓｖｐ）でもよい。このような設定手段８によシ
、スキャンパスのような特別なパスを通して設定しても
よく、ベクトルレジスタの構成によって、−意に定まる
第１図において、主記憶装置５から命令レジスタ６に命
令が取出され、該命令が最大ベクトル長レジスタ７から
スカ゛ラレジスタ４への読み出し命令であると命令のピ
ッ）８−１１で指定されるスカラレジスタ４の内容が選
択回路９によって選択される。そのあとで最大ベクトル
長レジスタ７の内容が信号線ｌを介して選択されたスカ
ラレジスタ４にロードされる。本実施例では最大ベクト
ル長レジスタ７の内容はスカラレジスタ４に読み出され
るものとしたが、最大ベクトル長レジスタ７の内容を主
記憶装置５に直接転送するよう構成してもよい。
ベクトルレジスタ１の（最大ベクトル長−１）の値を保
持するレジスタであり、本実施例では、最大ベクトル長
は６４なので、”６３”が固定的に設定されている。設
定手段８は第１図に示したようにジャンパ線スイッチで
あってもよく、あるいは保守・診断用のサービスプロセ
ッサ（ｓｖｐ）でもよい。このような設定手段８によシ
、スキャンパスのような特別なパスを通して設定しても
よく、ベクトルレジスタの構成によって、−意に定まる
第１図において、主記憶装置５から命令レジスタ６に命
令が取出され、該命令が最大ベクトル長レジスタ７から
スカ゛ラレジスタ４への読み出し命令であると命令のピ
ッ）８−１１で指定されるスカラレジスタ４の内容が選
択回路９によって選択される。そのあとで最大ベクトル
長レジスタ７の内容が信号線ｌを介して選択されたスカ
ラレジスタ４にロードされる。本実施例では最大ベクト
ル長レジスタ７の内容はスカラレジスタ４に読み出され
るものとしたが、最大ベクトル長レジスタ７の内容を主
記憶装置５に直接転送するよう構成してもよい。
次に、最大ベクトル長レジスタ７の内容を主記憶制御装
置１１全通して主記憶装置５に転送するよう構成した第
２の実施例を第２図を参照して詳細に説明する。この場
合、最大ベクトル長しジスＲＡＭのＤｏルーズのベクト
ル制御部分のソース容を左辺の記憶手段に設定（ロード
）することを示す。
置１１全通して主記憶装置５に転送するよう構成した第
２の実施例を第２図を参照して詳細に説明する。この場
合、最大ベクトル長しジスＲＡＭのＤｏルーズのベクト
ル制御部分のソース容を左辺の記憶手段に設定（ロード
）することを示す。
第３Ｂ図においてステップ（１）では第３Ａ図に示した
ソースプログラムのループ長ＮがスカラレジスタＳ１に
ロードされている。ステップ（２）ではベクトルレジス
タの最大ベクトル長、すなわち最大ベクトル長レジスタ
の自答である１６３′がスカラレジスタＳ２にロードさ
れる。ステップ（３）では数・値Ｎ−１がレジスタＳ３
にロードされている。ステップ（４）ではスカラレジス
タＳ２の内容に１が加えられ、最大ベクトル長（ＭＶＬ
）が求められる。ステップ（５）ではスカラレジスタＳ
３およびＳ２のそれぞれの内容の論理積がとられてスカ
ラレジスタＳ５にロードされる。ステップ（３）からス
テップ（５）の一連の処理では通常、最大ベクトル長（
ＭＶＬ）は２のべ１乗であることを利用して（Ｎ−１）
／ｊｘ４ＶＬの剰余が求められる。ステツプ（６）では
前記剰余に、１が加えられて、加算結果がスカラレジス
タＳ６にロードされる。次に、ステップ（７）では哀カ
ラレジスタＳ６の内容が２ビツト左にシフト、すなわち
、４ されている。
ソースプログラムのループ長ＮがスカラレジスタＳ１に
ロードされている。ステップ（２）ではベクトルレジス
タの最大ベクトル長、すなわち最大ベクトル長レジスタ
の自答である１６３′がスカラレジスタＳ２にロードさ
れる。ステップ（３）では数・値Ｎ−１がレジスタＳ３
にロードされている。ステップ（４）ではスカラレジス
タＳ２の内容に１が加えられ、最大ベクトル長（ＭＶＬ
）が求められる。ステップ（５）ではスカラレジスタＳ
３およびＳ２のそれぞれの内容の論理積がとられてスカ
ラレジスタＳ５にロードされる。ステップ（３）からス
テップ（５）の一連の処理では通常、最大ベクトル長（
ＭＶＬ）は２のべ１乗であることを利用して（Ｎ−１）
／ｊｘ４ＶＬの剰余が求められる。ステツプ（６）では
前記剰余に、１が加えられて、加算結果がスカラレジス
タＳ６にロードされる。次に、ステップ（７）では哀カ
ラレジスタＳ６の内容が２ビツト左にシフト、すなわち
、４ されている。
これは、ループを分割したときのベクトル要素部の距離
が求められていることに相当する。ステップ（８）では
ステップ（７）と同様最大ベクトル長時のベクトル要素
間の距離が求められる。ステップ（９）では最初のベク
トル要素の相対ベースアドレスがセットされている。こ
こまでが第３Ａ図メ加ルーズの前処理部分である。
が求められていることに相当する。ステップ（８）では
ステップ（７）と同様最大ベクトル長時のベクトル要素
間の距離が求められる。ステップ（９）では最初のベク
トル要素の相対ベースアドレスがセットされている。こ
こまでが第３Ａ図メ加ルーズの前処理部分である。
ステップ（１０）ではスカラレジスタＳ６のか容がベク
トル長レジスタ２にロードされる。スカラレジスタＳ６
の内容は前記（Ｎ−１）／ＶＬの剰余＋１または最大炎
ベクトル長（ＭＶＬ）のいずれかである。ステップ（１
１）では次のループの繰返しのために、ベクトルの相対
ベースアドレスが求められる。ステップ（１２）ではル
ープ間のベクトル要素間距離がスカラレジスタＳ７に移
送される。ステップ（１３）ではスカラレジスタＳ１の
内容からスカラレジスタＳ６の内容が差し引かれて演算
すべき残シのベクトル要素数が求められている。ステッ
プ（１４）ではスカラレジスタＳ４の内容、スなわち、
最大ベクトル長ＭＶＬがスカラレジスタＳ６に移送され
ている。ステップ（１５）では演算すべき残り“のベク
トル要素があるかどうかが判定され残シがあればＬＯＯ
Ｐへ分岐してさらにループが繰返される。
トル長レジスタ２にロードされる。スカラレジスタＳ６
の内容は前記（Ｎ−１）／ＶＬの剰余＋１または最大炎
ベクトル長（ＭＶＬ）のいずれかである。ステップ（１
１）では次のループの繰返しのために、ベクトルの相対
ベースアドレスが求められる。ステップ（１２）ではル
ープ間のベクトル要素間距離がスカラレジスタＳ７に移
送される。ステップ（１３）ではスカラレジスタＳ１の
内容からスカラレジスタＳ６の内容が差し引かれて演算
すべき残シのベクトル要素数が求められている。ステッ
プ（１４）ではスカラレジスタＳ４の内容、スなわち、
最大ベクトル長ＭＶＬがスカラレジスタＳ６に移送され
ている。ステップ（１５）では演算すべき残り“のベク
トル要素があるかどうかが判定され残シがあればＬＯＯ
Ｐへ分岐してさらにループが繰返される。
この実施例においては、第３Ｂ図から明らかなように、
ベクトルレジスタの保持しうる最大ベクトル長を定数と
するオブジェクトプログラムとはなっていないので、ベ
クトルレジスタの最大炎が異なるモデルであっても、同
一のオブジェクトプログラムが使用できる。
ベクトルレジスタの保持しうる最大ベクトル長を定数と
するオブジェクトプログラムとはなっていないので、ベ
クトルレジスタの最大炎が異なるモデルであっても、同
一のオブジェクトプログラムが使用できる。
発明の効果
本発明には外部から設定可能なベクトルレジスタの保持
しうる最大ベクトル長を記憶する手段を設け、該記憶手
段の内容を命令によって、プログラムに見えるレジスタ
もしくは主記憶に読み出すように構成することにより、
ベクトル長が異なるベクトルレジスタを有するベクトル
処理装置間でオブジェクトレベルの互換性をプログラム
に与えるという効果がある。
しうる最大ベクトル長を記憶する手段を設け、該記憶手
段の内容を命令によって、プログラムに見えるレジスタ
もしくは主記憶に読み出すように構成することにより、
ベクトル長が異なるベクトルレジスタを有するベクトル
処理装置間でオブジェクトレベルの互換性をプログラム
に与えるという効果がある。
第１図は本発明の一実施例を示す図、第２図は本発明の
他の実施例を示す図％第３Ａ図はＦＯＲＴＲＡＮのＤｏ
ルーズのループ制御部分のコーディング例を示す図およ
び第３Ｂ図は本発明による場合の第３Ａ図のソースプロ
グラムに対応するオブジェクトプログラムの例を示す図
である。 １・・・・・・ベクトルレジスタ、２・旧・・ベクトル
長レジスタ、３・・・・・・演算ユニット、４・・・・
・・スカラレジスタ、５・・・・・・主記憶装置、６・
・・・・・命令レジスタ、７・・・・・・最大ベクトル
長レジスタ、８・・・・・・設定手段、９・・・・・・
選択回路、１０・・・・・・デコーダ、１１・旧・・主
記憶制御装置。 第 １ 図 ベクトルレジスタ（Ｔ） 革 ２ 図 ＤＯ７？ ｌ−４，Ｎ ｎ Ｃ０ＮＴＩＮｌ／Ｅ 茅３Ａ閃 δ１４−／Ｖ −−−−−
（１）δ２ ← ＭＶメζ
−−−−−（２ン
Ｓ３←５１−／ −−−−−（
３＞Ｓ４← ：５２＋ｆ
−−−−−（４）Ｓ５← ５３に３２
−−−−− （５）Ｓ６←ＳＩ＋１
−−−−− ＜６）３７ ← Ｓｔ
＜２ −−−−−
ｒ７１Ｓｇ ” ５ｌｌ）＜２
−−−−− （ｇ）５９← ４
−−−−− （９１１ｏｏｐ Ｖｌ
４−５ｌ −−−−−ｔｔｍ
Ｓｑ ← ５９士５７ −
−−− ｔｔｔ＋５７ Ｔｈ ＳＪ
−−−−−（１２）５１← δ／
−５ｔ −−−−−（１３
）−５ｔ← ５４
−−−− （１４）θＮ：ｉ！ ５ｌ−Ｌｔｙｏｐ
−−−−−ＵＳ）算３Ｂ図 手続補正書輸発） １、事件の表示 昭和５９年特 許願第１４３５
７５号２、発明の名称 ベクトル処理装置３、補正
をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ５、補正の対象 図面 ６、補正の内容 願書に添付した図面の第３Ｂ図を添付図面と差し替えま
す。 ＳＩ＋Ｎ ５２− ＭＶＥ δ３←、Ｓ／−／ Ｓ４←Ｓ２＋Ｉ Ｓ５←：Ｓ３ν５２ ｓｂ←Ｓ５→ｌ Ｓγ←Ｓｂ＜２ ３３ ° 、Ｓ４＜２ ５ｑ ← ４ １ｏｏｐ ＶＬ −ｓ−５Ａ Ｓ９←Ｓ９ ＋５７ Ｓ７← δ２ Ｓ ／ ４−！；：ｌ −５４ Ｓ、６ ＋３４ Ｆ、ＮＺ Ｓｌ、／θθβ 茅３８回 −−−−−（ｆ ＞ −−−−”＜３＞ −−−−−（５＋ −−−−−（乙ン 一−−−−＋７フ ーーーー（、！１ｒＪ −−−−−（ｑノ −−−−（ｉθノ −−−−（１２ン ー−−−ｒ／４）
他の実施例を示す図％第３Ａ図はＦＯＲＴＲＡＮのＤｏ
ルーズのループ制御部分のコーディング例を示す図およ
び第３Ｂ図は本発明による場合の第３Ａ図のソースプロ
グラムに対応するオブジェクトプログラムの例を示す図
である。 １・・・・・・ベクトルレジスタ、２・旧・・ベクトル
長レジスタ、３・・・・・・演算ユニット、４・・・・
・・スカラレジスタ、５・・・・・・主記憶装置、６・
・・・・・命令レジスタ、７・・・・・・最大ベクトル
長レジスタ、８・・・・・・設定手段、９・・・・・・
選択回路、１０・・・・・・デコーダ、１１・旧・・主
記憶制御装置。 第 １ 図 ベクトルレジスタ（Ｔ） 革 ２ 図 ＤＯ７？ ｌ−４，Ｎ ｎ Ｃ０ＮＴＩＮｌ／Ｅ 茅３Ａ閃 δ１４−／Ｖ −−−−−
（１）δ２ ← ＭＶメζ
−−−−−（２ン
Ｓ３←５１−／ −−−−−（
３＞Ｓ４← ：５２＋ｆ
−−−−−（４）Ｓ５← ５３に３２
−−−−− （５）Ｓ６←ＳＩ＋１
−−−−− ＜６）３７ ← Ｓｔ
＜２ −−−−−
ｒ７１Ｓｇ ” ５ｌｌ）＜２
−−−−− （ｇ）５９← ４
−−−−− （９１１ｏｏｐ Ｖｌ
４−５ｌ −−−−−ｔｔｍ
Ｓｑ ← ５９士５７ −
−−− ｔｔｔ＋５７ Ｔｈ ＳＪ
−−−−−（１２）５１← δ／
−５ｔ −−−−−（１３
）−５ｔ← ５４
−−−− （１４）θＮ：ｉ！ ５ｌ−Ｌｔｙｏｐ
−−−−−ＵＳ）算３Ｂ図 手続補正書輸発） １、事件の表示 昭和５９年特 許願第１４３５
７５号２、発明の名称 ベクトル処理装置３、補正
をする者 事件との関係 出 願 人東京都港区芝五
丁目３３番１号 （４２３） 日本電気株式会社 代表者 関本忠弘 ４、代理人 ５、補正の対象 図面 ６、補正の内容 願書に添付した図面の第３Ｂ図を添付図面と差し替えま
す。 ＳＩ＋Ｎ ５２− ＭＶＥ δ３←、Ｓ／−／ Ｓ４←Ｓ２＋Ｉ Ｓ５←：Ｓ３ν５２ ｓｂ←Ｓ５→ｌ Ｓγ←Ｓｂ＜２ ３３ ° 、Ｓ４＜２ ５ｑ ← ４ １ｏｏｐ ＶＬ −ｓ−５Ａ Ｓ９←Ｓ９ ＋５７ Ｓ７← δ２ Ｓ ／ ４−！；：ｌ −５４ Ｓ、６ ＋３４ Ｆ、ＮＺ Ｓｌ、／θθβ 茅３８回 −−−−−（ｆ ＞ −−−−”＜３＞ −−−−−（５＋ −−−−−（乙ン 一−−−−＋７フ ーーーー（、！１ｒＪ −−−−−（ｑノ −−−−（ｉθノ −−−−（１２ン ー−−−ｒ／４）
Claims (2)
- （１）命令およびオペランドを記憶する主記憶装置と、
命令でアクセス可能な少なくとも１個以上のスカラレジ
スタと、順序づけられた複数個のベクトル要素をそれぞ
れ保持する複数個のベクトルレジスタと、これらベクト
ルレジスタの内容を演算する少なくとも一つ以上の演算
ユニットと、該演算ユニットが実行すべき演算要素数を
保持する少なくとも一つ以上のベクトル長保持手段とを
備えたベクトル処理装置において、 前記ベクトルレジスタの保持しうる（最大ベクトル長−
１）の値を記憶し、かつ、外部から設定可能な最大ベク
トル長記憶手段と、該最大ベクトル長記憶手段からの読
出し命令検出に応答して、該最大ベクトル長記憶手段の
内容を前記スカラレジスタに一読出す制御手段とを備え
たことを特徴とするベクトル処理装置。 - （２）特許請求の範囲第（１）項記載のベクトル処理装
置において、前記最大ベクトル長記憶手段からの読出し
命令検出に応答して、前記最大ベクトル長記憶手段の内
容を前記主記憶装置に読出す制御手段を備えたことを特
徴とするベクトル処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14357584A JPS6123272A (ja) | 1984-07-11 | 1984-07-11 | ベクトル処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14357584A JPS6123272A (ja) | 1984-07-11 | 1984-07-11 | ベクトル処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123272A true JPS6123272A (ja) | 1986-01-31 |
| JPH0319983B2 JPH0319983B2 (ja) | 1991-03-18 |
Family
ID=15341925
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14357584A Granted JPS6123272A (ja) | 1984-07-11 | 1984-07-11 | ベクトル処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123272A (ja) |
-
1984
- 1984-07-11 JP JP14357584A patent/JPS6123272A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0319983B2 (ja) | 1991-03-18 |
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