JPH03200331A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH03200331A JPH03200331A JP34120989A JP34120989A JPH03200331A JP H03200331 A JPH03200331 A JP H03200331A JP 34120989 A JP34120989 A JP 34120989A JP 34120989 A JP34120989 A JP 34120989A JP H03200331 A JPH03200331 A JP H03200331A
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- Japan
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- wiring
- slits
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
本発明は配線の曲折部に局部的な電流集中が生じること
によるエレクトロマイグレーション破壊を防止できる半
導体集積回路に関する。
によるエレクトロマイグレーション破壊を防止できる半
導体集積回路に関する。
(ロ)従来の技術
従来より、集積回路の高集積化・高密度化が高められ、
デバイスの小型化が進むにつれて、相互接続のための配
線の幅が微細になっている。その一方で、電源ライン(
■ゎo+Vis)は所要の電流容量を確保しく電流密度
を一定値以下に抑える)且つ抵抗分による電圧降下を抑
えるために信号ライン等よりは太い配線が要求されてい
ることも事実である。従って、製造プロセスがサブミク
ロンルールに移行しようとも、数箇所には必ず前記太い
配線が延在することになる。
デバイスの小型化が進むにつれて、相互接続のための配
線の幅が微細になっている。その一方で、電源ライン(
■ゎo+Vis)は所要の電流容量を確保しく電流密度
を一定値以下に抑える)且つ抵抗分による電圧降下を抑
えるために信号ライン等よりは太い配線が要求されてい
ることも事実である。従って、製造プロセスがサブミク
ロンルールに移行しようとも、数箇所には必ず前記太い
配線が延在することになる。
(ハ〉発明が解決しようとする課題
しかしながら、電流は抵抗が最も少い部分を流れようと
する性質があるため、例えば第3図に示すように配線(
1)が直角に曲折した部分では、電流(2)が配線(1
)の内側(図示A点)に集中するようになる。配線(1
)の線幅が太いほど集中の度合が強くなり、その結果電
流密度が一定値(約106A / cm ” )を超え
てエレクトロマイグレーション現象が発生してしまう(
例えば、特開昭64−45142号公報)。この現象が
生じると、配線の断線やヒロック発生による短絡が発生
し、配線の信頼性を低下させる原因となっていた。
する性質があるため、例えば第3図に示すように配線(
1)が直角に曲折した部分では、電流(2)が配線(1
)の内側(図示A点)に集中するようになる。配線(1
)の線幅が太いほど集中の度合が強くなり、その結果電
流密度が一定値(約106A / cm ” )を超え
てエレクトロマイグレーション現象が発生してしまう(
例えば、特開昭64−45142号公報)。この現象が
生じると、配線の断線やヒロック発生による短絡が発生
し、配線の信頼性を低下させる原因となっていた。
(ニ)課題を解決するための手段
本発明は上記従来の欠点に鑑み成されたもので、配線(
11)の曲折部(13)に配線(11)の延在方向と平
行にスリット(12〉を設けることにより、エレクトロ
マイグレーションによる破壊を防止した半導体集積回路
を提供するものである。
11)の曲折部(13)に配線(11)の延在方向と平
行にスリット(12〉を設けることにより、エレクトロ
マイグレーションによる破壊を防止した半導体集積回路
を提供するものである。
(*)作用
本発明によれば、スリット(12)を設けたことにより
曲折部(13)の配線が複数本の細状配線(14)に分
断されるので、電流(15)は各細状配線(14〉ごと
に流れ、その為曲折点(A>での電流集中が緩和される
。
曲折部(13)の配線が複数本の細状配線(14)に分
断されるので、電流(15)は各細状配線(14〉ごと
に流れ、その為曲折点(A>での電流集中が緩和される
。
(へ)実施例
以下に本発明を図面を参照しながら詳細に説明する。
第1図は本発明の一実施例を示す平面図である。図中、
(11)は配線、(12)はスリットである。
(11)は配線、(12)はスリットである。
配線(11)は、シリコン半導体基板上に拡散領域やゲ
ート電極(ポリシリコン、ポリサイド等)を形成するこ
とにより構成された個々の半導体デバイスを相互接続す
るものであり、アルミニウム(AP)又はアルミニウム
・シリコン(Ajl!−5t)ノ蒸着又はスパッタ法に
よる堆積とホトレジストプロセスによるバターニングに
よって形成きれる。
ート電極(ポリシリコン、ポリサイド等)を形成するこ
とにより構成された個々の半導体デバイスを相互接続す
るものであり、アルミニウム(AP)又はアルミニウム
・シリコン(Ajl!−5t)ノ蒸着又はスパッタ法に
よる堆積とホトレジストプロセスによるバターニングに
よって形成きれる。
多層配線の何層口に位置するかは任意であるが、下層は
集積度を向上する為に利用したいので、電源ライン(V
Dn;Vss)等のように線幅が100μ〜200μに
も達する配線(11〉は上層へと追いやられるのが普通
である。尚、このような電源ラインを要求するデバイス
としては、出力バッファトランジスタ等があげられる。
集積度を向上する為に利用したいので、電源ライン(V
Dn;Vss)等のように線幅が100μ〜200μに
も達する配線(11〉は上層へと追いやられるのが普通
である。尚、このような電源ラインを要求するデバイス
としては、出力バッファトランジスタ等があげられる。
スリット(12)は、同図から明らかなように配線(1
1)の延在方向に対して平行に複数本設けられ、配線(
11)の曲折部(13)においては曲折に従ってスリッ
ト(12)も曲げられる。スリット(12〉の幅は太く
する必要が無く、配線(11)が複数本の細状配線(1
4)に分離されれば良いから、そのプロセスの最小設計
ルールで一定幅(3〜5μ)に形成する。
1)の延在方向に対して平行に複数本設けられ、配線(
11)の曲折部(13)においては曲折に従ってスリッ
ト(12)も曲げられる。スリット(12〉の幅は太く
する必要が無く、配線(11)が複数本の細状配線(1
4)に分離されれば良いから、そのプロセスの最小設計
ルールで一定幅(3〜5μ)に形成する。
スリット(12)の形成は配線(11)のバターニング
工程と同時的にエツチング加工すれば良い。また、1つ
の細状配線(14)からその内側の他の細状配線(14
)へと電流(15)が流れないように、曲折部〈13)
においてはスリット(12)は連続しなければならない
。配線(12)はSin、 、 SiN等の(層間)絶
縁膜上を延在させるので、スリット(12)内は前記絶
縁膜が露出することになる。
工程と同時的にエツチング加工すれば良い。また、1つ
の細状配線(14)からその内側の他の細状配線(14
)へと電流(15)が流れないように、曲折部〈13)
においてはスリット(12)は連続しなければならない
。配線(12)はSin、 、 SiN等の(層間)絶
縁膜上を延在させるので、スリット(12)内は前記絶
縁膜が露出することになる。
斯る構成によれば、スリット(12)を設けたことによ
って曲折部(13)の配線(11)が複数本の細状配線
(14)に分離されるので、曲折部(13)を流れる電
ffff(15)は配線(11)が曲折する以前に各細
状配線(14)ごとに分散されることになる。エレクト
ロマイグレーション現象とは、配線(11)に一定値(
約10’A/an”)以上の大電流が流れた時に、素材
であるAe原子が電子の移動方向に移動する現象を指し
、A4原子が移動した跡にボイドが発生し、ボイド発生
により配線断面積が減少し、電流密度がさらに高くなり
、ジュール熱による温度上昇が生じ、ボイドの成長が加
速され、そして断線に至るというメカニズムで配線(1
1)の故障が発生する。また、AP原子が移動し蓄積し
た場所にはヒロックが発生し、これが近接配線間の短絡
故障を生じる。すなわち、電流密度を一定値以下として
おけば、エレクトロマイグレーション現象は生じないの
である。
って曲折部(13)の配線(11)が複数本の細状配線
(14)に分離されるので、曲折部(13)を流れる電
ffff(15)は配線(11)が曲折する以前に各細
状配線(14)ごとに分散されることになる。エレクト
ロマイグレーション現象とは、配線(11)に一定値(
約10’A/an”)以上の大電流が流れた時に、素材
であるAe原子が電子の移動方向に移動する現象を指し
、A4原子が移動した跡にボイドが発生し、ボイド発生
により配線断面積が減少し、電流密度がさらに高くなり
、ジュール熱による温度上昇が生じ、ボイドの成長が加
速され、そして断線に至るというメカニズムで配線(1
1)の故障が発生する。また、AP原子が移動し蓄積し
た場所にはヒロックが発生し、これが近接配線間の短絡
故障を生じる。すなわち、電流密度を一定値以下として
おけば、エレクトロマイグレーション現象は生じないの
である。
従って、本発明は電流(15〉が各細状配線(14)に
分散され、細状配線(14)はスリット(12)によっ
て個々に分離されているので、曲折部(13)において
電流(15〉が−点に集中することが無く、電流密度が
前記一定値を超えることが無いので、エレクトロマイグ
レーション現象を防止できる。
分散され、細状配線(14)はスリット(12)によっ
て個々に分離されているので、曲折部(13)において
電流(15〉が−点に集中することが無く、電流密度が
前記一定値を超えることが無いので、エレクトロマイグ
レーション現象を防止できる。
第2図は本発明の第2の実施例を示す。前の実施例と異
るのは、図面から明らかなように内側のスリット(12
)はど遠方まで伸びていることである。この様な形状と
しておけば、電流(15)の特性に従って曲折点(13
)に向かった電流(例えば、図示13a)は、その位置
から最も近い細状配線(例えば、図示14a)に必ず捕
えられるので、先の実施例より電流(15)の分散を確
実にできる。
るのは、図面から明らかなように内側のスリット(12
)はど遠方まで伸びていることである。この様な形状と
しておけば、電流(15)の特性に従って曲折点(13
)に向かった電流(例えば、図示13a)は、その位置
から最も近い細状配線(例えば、図示14a)に必ず捕
えられるので、先の実施例より電流(15)の分散を確
実にできる。
さらに、線幅が太い配線(11)下に層間絶縁膜を介し
て下層の配線(16)が延在するような場合、ストレス
マイグレーションによる下層配線(16)の断線をも防
止できる。ストレスマイグレーションとは、AQと絶縁
膜との熱膨張によるストレスによって引き起こされるも
のであり、線幅が太くなるほど他に与えるストレス量も
大となるので下層の配線(16)の断線を引き起こすの
であるが、本発明のようにスリット(12)を設ければ
ストレスも分散されるから、下層の配線(16)の断線
も防止できるのである。この効果は第1.第2の実施例
共に同様である。
て下層の配線(16)が延在するような場合、ストレス
マイグレーションによる下層配線(16)の断線をも防
止できる。ストレスマイグレーションとは、AQと絶縁
膜との熱膨張によるストレスによって引き起こされるも
のであり、線幅が太くなるほど他に与えるストレス量も
大となるので下層の配線(16)の断線を引き起こすの
であるが、本発明のようにスリット(12)を設ければ
ストレスも分散されるから、下層の配線(16)の断線
も防止できるのである。この効果は第1.第2の実施例
共に同様である。
(ト)発明の詳細
な説明した如く本発明によれば、幅広の配線(11)の
曲折部(13)に多数本のスリット(12)を設けたの
で、曲折部(13)における電流通路を複数に分散して
、曲折点(図示A)のエレクトロマイグレーション発生
を防止できる利点を有する。
曲折部(13)に多数本のスリット(12)を設けたの
で、曲折部(13)における電流通路を複数に分散して
、曲折点(図示A)のエレクトロマイグレーション発生
を防止できる利点を有する。
また、曲折部(13)の下に下層配線(16)を有する
構成では、幅広の配線(11)が下層配線(16)に与
えるストレスをもスリット(12)によって分散できる
ので、下層配m(x6)のストレスマイグレーションに
よる故障をも防止できる利点を有する。
構成では、幅広の配線(11)が下層配線(16)に与
えるストレスをもスリット(12)によって分散できる
ので、下層配m(x6)のストレスマイグレーションに
よる故障をも防止できる利点を有する。
従って本発明によれば、信頼性の高い多層配線構造とす
ることができる。
ることができる。
第1図と第2図は本発明を説明するための平面図、第3
図は従来例を説明するための断面図である。
図は従来例を説明するための断面図である。
Claims (3)
- (1)直角又は直角に近い角度で曲折し延在する電極配
線を具備する半導体集積回路において、前記曲折部に前
記電極配線の延在方向と平行に延在する複数本のスリッ
トを設けたことを特徴とする半導体集積回路。 - (2)前記スリットは前記曲折部の内側において遠方ま
で伸びていることを特徴とする請求項第1項に記載の半
導体集積回路。 - (3)前記曲折部に層間絶縁膜を介して下層の配線層が
重畳して延在することを特徴とする請求項第1項に記載
の半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34120989A JP2931346B2 (ja) | 1989-12-27 | 1989-12-27 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34120989A JP2931346B2 (ja) | 1989-12-27 | 1989-12-27 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03200331A true JPH03200331A (ja) | 1991-09-02 |
| JP2931346B2 JP2931346B2 (ja) | 1999-08-09 |
Family
ID=18344225
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34120989A Expired - Lifetime JP2931346B2 (ja) | 1989-12-27 | 1989-12-27 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2931346B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001077203A (ja) * | 1999-08-05 | 2001-03-23 | Infineon Technologies Ag | 集積半導体チップ |
| US7392497B2 (en) * | 2004-07-20 | 2008-06-24 | International Business Machines Corporation | Regular routing for deep sub-micron chip design |
-
1989
- 1989-12-27 JP JP34120989A patent/JP2931346B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001077203A (ja) * | 1999-08-05 | 2001-03-23 | Infineon Technologies Ag | 集積半導体チップ |
| US7392497B2 (en) * | 2004-07-20 | 2008-06-24 | International Business Machines Corporation | Regular routing for deep sub-micron chip design |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2931346B2 (ja) | 1999-08-09 |
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Legal Events
| Date | Code | Title | Description |
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