JPH0320075A - プログラマブル素子の製造方法 - Google Patents
プログラマブル素子の製造方法Info
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- JPH0320075A JPH0320075A JP1155427A JP15542789A JPH0320075A JP H0320075 A JPH0320075 A JP H0320075A JP 1155427 A JP1155427 A JP 1155427A JP 15542789 A JP15542789 A JP 15542789A JP H0320075 A JPH0320075 A JP H0320075A
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路に組み込１れた電気的にプロ
グラム可能なプログラマブル素子の製造方法に関するも
のである。
グラム可能なプログラマブル素子の製造方法に関するも
のである。
従来の技術
半導体集積回路のうち，使用者が購入した後に内容を電
気的に書き込むことのできるいわゆるＰＲＯＭ（ Ｐｒ
ｏｇｒａｍｍａｂｌｅ ＲＯＭ）は望む内容のＲＯＭ
（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）がただちに得ら
れるためにひろく用いられている。
気的に書き込むことのできるいわゆるＰＲＯＭ（ Ｐｒ
ｏｇｒａｍｍａｂｌｅ ＲＯＭ）は望む内容のＲＯＭ
（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）がただちに得ら
れるためにひろく用いられている。
１た論理回路の分野に釦いても、やはｂ使用者が購入し
た後に内容を電気的に書き込むことのできるいわゆるＰ
ＬＤ（ Ｐｒｏｇｒａｍｍａｂｌｅ ＬｏｇｉｃＤｅ
ｖｉｃｅ ）が類似の目的のため用いられている。
た後に内容を電気的に書き込むことのできるいわゆるＰ
ＬＤ（ Ｐｒｏｇｒａｍｍａｂｌｅ ＬｏｇｉｃＤｅ
ｖｉｃｅ ）が類似の目的のため用いられている。
ＦＲＯＭやＰＬＤを構或するためには外部から記憶内容
が電気的に書き込め、かつ電源を切ってもその記憶内容
が保持されるようなプログラマブル素子を用いる必要が
有る。
が電気的に書き込め、かつ電源を切ってもその記憶内容
が保持されるようなプログラマブル素子を用いる必要が
有る。
従来，このようなプログラマブル素子の製造に好適な製
造方法は例えば以下に示すようなものであった。
造方法は例えば以下に示すようなものであった。
第２図ａ ”− ｃは従来のプログラマブル素子の製造
方法を示す工程順断面図であう、これを参照して説明す
る。
方法を示す工程順断面図であう、これを参照して説明す
る。
１ず第２図ａに示すように、Ｐ型半導体基板１をフィー
ルド絶縁膜２によシ複数の領域に分離し、分離された領
域中にプログラマブル素子の下部電極となるＮ＋型拡散
層３を形戒する。
ルド絶縁膜２によシ複数の領域に分離し、分離された領
域中にプログラマブル素子の下部電極となるＮ＋型拡散
層３を形戒する。
次に第２図ｂに示すように、拡散層３を熱的に酸化する
ことによう厚さ１ ０ ｍｍ程度のプログラム用酸化膜
４を形成した後多結晶シリコン膜６を全面に戒長させる
。
ことによう厚さ１ ０ ｍｍ程度のプログラム用酸化膜
４を形成した後多結晶シリコン膜６を全面に戒長させる
。
ついで第２図Ｃに示すように多結晶シリコン膜５の一部
を選択的にエッチング除去して上部電極６１とする。
を選択的にエッチング除去して上部電極６１とする。
この後，通常の半導体集積回路の製造工程にしたがって
拡散層３および上部電極６１のそれぞれに対する電気的
接続が形成される。
拡散層３および上部電極６１のそれぞれに対する電気的
接続が形成される。
プログラミングは上部電極６１と拡散層３との間に適当
な電圧を印加し、酸化膜４の絶縁を破壊することによう
行われる。
な電圧を印加し、酸化膜４の絶縁を破壊することによう
行われる。
発明が解決しようとする課題
最近の半導体集積回路の製造にかいては、加工寸法や形
状の精度を高めるためにいわゆるドライ・エッチング法
が用いられることが一般的であるが，以上に示したよう
な従来のプログラマブル素子の製造方法では、上部電極
６１をドライ・エッチングにより加工しようとすると、
その下地となる酸化膜４の膜厚が１０ｍｍ程度と薄いた
めエッチングが拡散層３に１で達しやすく、拡散層３が
損傷を受け、結果として接合の漏れ電流が発生しやすい
という課題がある。
状の精度を高めるためにいわゆるドライ・エッチング法
が用いられることが一般的であるが，以上に示したよう
な従来のプログラマブル素子の製造方法では、上部電極
６１をドライ・エッチングにより加工しようとすると、
その下地となる酸化膜４の膜厚が１０ｍｍ程度と薄いた
めエッチングが拡散層３に１で達しやすく、拡散層３が
損傷を受け、結果として接合の漏れ電流が発生しやすい
という課題がある。
さらに上部電極６１の端の部分では電圧を印加した際に
電界が集中するため酸化膜４が本来の絶縁破壊電圧より
も低い電圧で破壊されてしまうという課題もある。
電界が集中するため酸化膜４が本来の絶縁破壊電圧より
も低い電圧で破壊されてしまうという課題もある。
課題を解決するための手段
上記のような課題を解決するための本発明のプログラマ
ブル素子の製造方法は，下部電極となる半導体基板上の
プログラム部分となる一部分に窒化シリコン膜層を含む
絶縁膜を形成する工程と，酸化する工程と、前記絶縁膜
の表面を完全に覆う上部電極を形成する工程とを含むも
のである。
ブル素子の製造方法は，下部電極となる半導体基板上の
プログラム部分となる一部分に窒化シリコン膜層を含む
絶縁膜を形成する工程と，酸化する工程と、前記絶縁膜
の表面を完全に覆う上部電極を形成する工程とを含むも
のである。
作 用
本発明のプログラマブル素子の製造方法では，プログラ
ムされる部分以外の絶縁膜の膜厚が厚くできるため上部
電極のエッチング時に工程上の余裕が十分取れる。１た
プログラム部分の端では絶縁膜の厚さが滑らかに変化す
るため電界の集中が無く安定した絶縁破壊電圧が得られ
る。
ムされる部分以外の絶縁膜の膜厚が厚くできるため上部
電極のエッチング時に工程上の余裕が十分取れる。１た
プログラム部分の端では絶縁膜の厚さが滑らかに変化す
るため電界の集中が無く安定した絶縁破壊電圧が得られ
る。
実施例
本発明のプログラマブル素子の製造方法の一実施例につ
いて、第１図ａｗｄを参照して説明する。
いて、第１図ａｗｄを参照して説明する。
筐ず第１図ａに示すように，Ｐ型半導体基板１１をフィ
ールド絶縁膜１２により複数の領域に分離し、分離され
た領域中にプログラマブル素子の下部電極となるＮ＋型
拡散層１３を形戒する。
ールド絶縁膜１２により複数の領域に分離し、分離され
た領域中にプログラマブル素子の下部電極となるＮ＋型
拡散層１３を形戒する。
次に第１図ｂに示すように，拡散層１３上の一部に膜厚
１ ０ ｎ ｍ程度の窒化シリコン膜１４を周知の曳フ
ォトエッチング等の方法によう形成する。
１ ０ ｎ ｍ程度の窒化シリコン膜１４を周知の曳フ
ォトエッチング等の方法によう形成する。
この窒化シリコン膜１４は膜厚が薄いため下地の拡散層
１３に損傷を与えることなくエッチングすることができ
る。また断面形状はさほど重要でないので下地に対する
選択比の大きいウェット・エッチングを行うこともでき
る。
１３に損傷を与えることなくエッチングすることができ
る。また断面形状はさほど重要でないので下地に対する
選択比の大きいウェット・エッチングを行うこともでき
る。
ついで第１図Ｃに示すように、ｓｏｏｔ：程度の温度の
酸化雰囲気中で拡散層１３かよび窒化シリコン膜１４０
表面を酸化し，酸化膜１６かよび酸化窒化＠１６を形戒
する。この酸化の寡に酸化膜１６の膜厚が１００ｎｍ程
度になるような条件下で行うと，拡散層１３の酸化速度
は低不純物濃度の場合に比して３倍程度と大きく、１た
窒化シリコン膜１４の酸化速度は非常に小さいため、酸
化窒化ｌＩｉ１６の膜厚は１〜２ｎｍ程度となる。なか
、酸化窒化膜１６と窒化シリコン膜１４との積層がプロ
グラム部分１７となる。
酸化雰囲気中で拡散層１３かよび窒化シリコン膜１４０
表面を酸化し，酸化膜１６かよび酸化窒化＠１６を形戒
する。この酸化の寡に酸化膜１６の膜厚が１００ｎｍ程
度になるような条件下で行うと，拡散層１３の酸化速度
は低不純物濃度の場合に比して３倍程度と大きく、１た
窒化シリコン膜１４の酸化速度は非常に小さいため、酸
化窒化ｌＩｉ１６の膜厚は１〜２ｎｍ程度となる。なか
、酸化窒化膜１６と窒化シリコン膜１４との積層がプロ
グラム部分１７となる。
次に第１図ｄに示すように、多結晶シリコン膜からなる
上部電極１８を形成する。この時、上部電極１８の端が
酸化膜１６上に来るようにすれば、多結晶シリコン膜の
ドライ・エッチングに際して下地が損傷を受けることは
ない。また酸化＠１６はデログヲム部分１７の端部に訃
いてその膜厚が徐々に増加するような構造になるため，
電界の集中が避けられ安定した絶縁破壊電圧が得られる
。
上部電極１８を形成する。この時、上部電極１８の端が
酸化膜１６上に来るようにすれば、多結晶シリコン膜の
ドライ・エッチングに際して下地が損傷を受けることは
ない。また酸化＠１６はデログヲム部分１７の端部に訃
いてその膜厚が徐々に増加するような構造になるため，
電界の集中が避けられ安定した絶縁破壊電圧が得られる
。
この後、通常の半導体集積回路の製造工程にしたがって
拡散層１３および上部電極１８のそれぞれに対する電気
的接続を形成すればよい。
拡散層１３および上部電極１８のそれぞれに対する電気
的接続を形成すればよい。
なか、上記の実施例では説明の都合上プログラム部分１
７を酸化窒化膜１６と窒化シリコン膜１４との積層膜と
したが，これは実施例の構或に従う必要はなく，窒化シ
リコン膜の下に半導体基板１１が酸化された酸化膜があ
ってもよい。
７を酸化窒化膜１６と窒化シリコン膜１４との積層膜と
したが，これは実施例の構或に従う必要はなく，窒化シ
リコン膜の下に半導体基板１１が酸化された酸化膜があ
ってもよい。
発明の効果
以上の様に，本発明のプログラマブル素子の製造方法で
は、プログラムされる部分以外の絶縁膜をデログヲム部
分の絶縁膜よりも厚くできるため、下地の半導体基板に
損傷が加わることがない。またプログラム部分の端部に
おいて絶縁膜の厚さが徐々に変化する構造となるため，
電界の集中がなく絶縁破壊電圧が安定する。その結果と
して，高性能，高信頼性のプログラマブル集積回路が得
られる。
は、プログラムされる部分以外の絶縁膜をデログヲム部
分の絶縁膜よりも厚くできるため、下地の半導体基板に
損傷が加わることがない。またプログラム部分の端部に
おいて絶縁膜の厚さが徐々に変化する構造となるため，
電界の集中がなく絶縁破壊電圧が安定する。その結果と
して，高性能，高信頼性のプログラマブル集積回路が得
られる。
第１図ａ − ｄは本発明のプログラマブル素子の製造
方法の実施例を示す工程順断面図，第２図ａ〜Ｃは従来
例のプログラマブル素子の製造方法を示す工程順断面図
である。 １１・・・・・・基板，１２・・・・・・フィールド絶
縁膜，１３・・・・・・Ｎ 型拡散層，１４・・・・・
・窒化シリコン膜，１６・・・・・・酸化膜、１６・・
・・・・酸化窒化膜，１７・・・・・・プログラム部分
、１８・・・・・・上部電極。
方法の実施例を示す工程順断面図，第２図ａ〜Ｃは従来
例のプログラマブル素子の製造方法を示す工程順断面図
である。 １１・・・・・・基板，１２・・・・・・フィールド絶
縁膜，１３・・・・・・Ｎ 型拡散層，１４・・・・・
・窒化シリコン膜，１６・・・・・・酸化膜、１６・・
・・・・酸化窒化膜，１７・・・・・・プログラム部分
、１８・・・・・・上部電極。
Claims (1)
- 絶縁膜に電圧を印加して絶縁を破壊することによりプロ
グラムを行うプログラマブル素子の製造方法において、
下部電極となる半導体基板上のプログラム部分となる一
部分に窒化シリコン膜層を含む絶縁膜を形成する工程と
、該窒化シリコン膜をマスクとして前記半導体基板表面
を酸化すると同時に該窒化シリコン膜層の表面をも酸化
する工程と、前記絶縁膜の表面を完全に覆う上部電極を
形成する工程とを含むことを特徴とするプログラマブル
素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155427A JPH0831563B2 (ja) | 1989-06-16 | 1989-06-16 | プログラマブル素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155427A JPH0831563B2 (ja) | 1989-06-16 | 1989-06-16 | プログラマブル素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0320075A true JPH0320075A (ja) | 1991-01-29 |
| JPH0831563B2 JPH0831563B2 (ja) | 1996-03-27 |
Family
ID=15605776
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155427A Expired - Lifetime JPH0831563B2 (ja) | 1989-06-16 | 1989-06-16 | プログラマブル素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0831563B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1229552A1 (en) * | 2001-02-02 | 2002-08-07 | Sony Corporation | One time programmable semiconductor nonvolatile memory device and method for production of same |
-
1989
- 1989-06-16 JP JP1155427A patent/JPH0831563B2/ja not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1229552A1 (en) * | 2001-02-02 | 2002-08-07 | Sony Corporation | One time programmable semiconductor nonvolatile memory device and method for production of same |
| US6583490B2 (en) | 2001-02-02 | 2003-06-24 | Sony Corporation | One time programmable semiconductor nonvolatile memory device and method for production of same |
| US6800527B2 (en) | 2001-02-02 | 2004-10-05 | Sony Corporation | One time programmable semiconductor nonvolatile memory device and method for production of same |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0831563B2 (ja) | 1996-03-27 |
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