JPH03201037A - Ｌｓｉの試験方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 技術分野 本発明はＬＳＩの試験方式に関し、特に１チツプ型のマ
イクロプロセッサ等のＬＳＩに適用して好適なＬＳＩの
試験方式に関するものである。

従来技術 ＬＳＩがパッケージに正しく実装されているかどうかを
確認するための試験方法の１例として、ＬＳＩの全人力
ピンを制御し、各ピンの機能に応じて出力ピンが変化す
ることを確認する方法がある。

しかしながら、この方法では、ＬＳＩが高機能化、高集
積化されると、ＬＳＩの出力端子を“１”“０”の両レ
ベルに制御するような入力端子へ供給すべきテストパタ
ーンは、膨大でかつ複雑なパターンとなり、その開発に
非常に多くの時間が必要となる。

そこで、ＬＳＩがパッケージに正しく実装されているこ
とを容易に確認する方法として、スルバス試験が採用さ
れている。このスルーバス試験機能を有するＬＳＩの回
路ブロックが第２図に示されている。

ＬＳＩの入力端子２１〜２４からの各入力信号は人力バ
ッファ２５〜２８を夫々介して論理回路部３１へ人力さ
れる。この論理回路部３１ては、入力信号に対応した出
力信号を生成して出力する。

これ等出力信号は選択回路３２〜３５の各人力（Ａ）と
され、各他人力（Ｂ）には人力バッファ２５〜２８の各
出力が印加される。これ等選択回路３２〜３５の各出力
がＬＳＩの出力端子３６〜３つへ導出される。

ＬＳＩの入力端子２９には、通常モードとスルーバス試
験モードとの切換え指示信号が供給され、人力バッファ
３０へ導入される。この人力バッファ３０の出力は各選
択回路３２〜３５の選択信号端子（Ｓ）へ印加されてい
る。

通常モード時には、選択回路３２〜３５の各々は論理回
路部３１の各出力を選択する種動作し、よって各出力端
子３６〜３つには、入力端子２１〜２４へ印加された信
号に夫々対応した出力信号が得られるようになっている
。

一方、スルーバス試験時には、各選択回路３２〜３５は
人力バッファ２５〜２８の各出力を夫々選択する種動作
し、よって各出力端子３６〜３９には、各入力端子２１
〜２４に印加された信号がそのまま夫々出力されること
になる。

この様な従来のＬＳＩでは、スルーバス試験を行う場合
、ＬＳＩ内部に通常の論理信号とスルーバス用の信号と
を択一的に導出するための選択回路３２〜３５等の試験
専用回路が必要であり、また通常モードとＬＳＩのスル
ーバス試験モードとを切換えるための切換信号入力端子
２つが必要となっている。

そのため、従来のＬＳＩでは、スルーパス試験を行うた
めに、専用のハードウェアの追加が必要となってＬＳＩ
のゲート規模が増大し、それに伴ってＬＳＩの発熱量も
増大するという欠点がある。

また、モード切換信号入力端子が必要となってＬＳＩの
端子数が増大するという欠点があり、ＬＳＩのケース形
状が大となることがあり、不都合である。

発明の目的 本発明の目的は、スルーパス試験のみならず、他の種々
の試験を、ハードウェアの増大、ピン数の増大なく容易
に行い得るようにしたＬＳＩの試験方式を提供すること
である。

発明の構成 本発明によれば、プログラムを格納したプログラム格納
メモリと、このプログラムにより処理を行うプロセッサ
とを含むＬＳＩの試験方式であって、前記プログラム格
納メモリに試験用プログラムを格納しておき、試験指令
に応答して前記試験用プログラムを起動し、入力端子か
らの入力信号をそのまま所定出力端子へ導出するよう前
記プロセッサを制御することを特徴とするＬＳＩの試験
方式が得られる。

更に本発明によれば、プログラムを格納したプログラム
格納メモリと、このプログラムにより処理を行うプロセ
ッサと、前記プロセッサにより動作制御される演算処理
手段とを含むＬＳＩの試験方式であって、前記プログラ
ム格納メモリに試験用プログラムを格納しておき、試験
指令に応答して前記試験用プログラムを起動し、入力端
子からの信号を前記演算処理手段により演算処理してそ
の演算処理出力を所定出力端子へ導出するよう前記プロ
セッサを制御することを特徴とするＬＳＩの試験方式が
得られる。

実施例 以下、本発明の実施例を図面を用いて説明する。

第１図は本発明の実施例のシステムブロック図であり、
例えば１チツプ型マイクロプロセツサの一般的な機能ブ
ロック図と同等となっている。すなわち、シリアル入力
端子１のシリアル入力信号を受ける入力バッファ２と、
システムの動作制御をなすＣＰＵ３と、メモリ４と、プ
ログラム格納用のＲＯＭ５と、演算機能を有するＡＬＵ
　（演算処理ユニット）６と、シリアル出力端子１１ヘ
シリアル出力信号を導出する出力バッファ７と、双方向
パラレル端子１０ヘパラレル出力を導出する出力バッフ
ァ８と、双方向パラレル端子１０からのパラレル入力信
号を受ける入力バッファ９と、内部バス１３とを含んで
構成されている。

かかる構成において、入力端子から印加されたリセット
人力に応答して、ＣＰＵ３ではプログラムが格納されて
いるＲＯＭ５の読出しアドレスが０番地にリセットされ
ると共に、双方向入出力端子１０に印加されてバッファ
９に格納された動作モード指示信号が判定される。

ここで、通常動作モードであると判定されれば、ＣＰＵ
３によりＲＯＭ５に格納されている必要なプログラムが
順次読出されつつ、メモリ４やＡＬＵ６が制御されて所
望のデータ処理の実行が行われる。

スルーパス機能試験モードであると判定されれば、ＣＰ
Ｕ３によりＲＯＭ５内に予め格納されているスルーパス
機能試験用のプログラムが順次読出される。例えば、そ
のプログラムとしては、入力端子１から入力されてバッ
ファ２に格納されたデータを読取り、バッファ７へその
まま格納して出力端子１１へ導出するという一連の処理
を実行するプログラムとすれば良い。

また、試験用プログラムの他の例としては、双方向入出
力端子１０から入力されバッファ９に格納されたデータ
を読取り、バッファ８へそのまま格納して双方向入出力
端子１０へ導出するという一連の処理を実行するプログ
ラムとすれば良い。

更に、試験用プログラムの別の例としては、バッファ９
に格納されたデータに対して、メモリ４やＡＬＵ６を用
いて加算、減算、乗算、除算等の演算処理を施して、ス
ルーバス機能試験のみならず、内部の演算処理機能の正
常性の試験確認を行うこともできる。また、入力端子１
から入力されたデータについても、同様な演算処理を施
して、出力端子１１へ導出するようにすることも可能で
ある。

発明の効果 叙上の如く、本発明によれば、ＬＳＩ内部に試験用プロ
グラムを予め格納しておくことにより、試験時にこのプ
ログラムを起動してＬＳＩの試験を行うことにより、フ
ァームウェアの追加のみで種々の試験が可能となり、専
用の／＼−ドウエアの追加や端子の追加が必要ないとい
う効果がある。

【図面の簡単な説明】

第１図は本発明の実施例のシステムブロック図第２図は
従来技術を説明するシステムブロック図である。 主要部分の符号の説明 １・・・・・・入力端子 ３・・・・・・ＣＰＵ ５・・・・・・ＲＯＭ １０・・・・・・双方向端子 １１・・・・・出力端子 １２・・・・・リセット入力端子

Claims (2)

【特許請求の範囲】
1. （１）プログラムを格納したプログラム格納メモリと、
   このプログラムにより処理を行うプロセッサとを含むＬ
   ＳＩの試験方式であって、前記プログラム格納メモリに
   試験用プログラムを格納しておき、試験指令に応答して
   前記試験用プログラムを起動し、入力端子からの入力信
   号をそのまま所定出力端子へ導出するよう前記プロセッ
   サを制御することを特徴とするＬＳＩの試験方式。
2. （２）プログラムを格納したプログラム格納メモリと、
   このプログラムにより処理を行うプロセッサと、前記プ
   ロセッサにより動作制御される演算処理手段とを含むＬ
   ＳＩの試験方式であって、前記プログラム格納メモリに
   試験用プログラムを格納しておき、試験指令に応答して
   前記試験用プログラムを起動し、入力端子からの信号を
   前記演算処理手段により演算処理してその演算処理出力
   を所定出力端子へ導出するよう前記プロセッサを制御す
   ることを特徴とするＬＳＩの試験方式。