JPS6370179A - ロジツクｉｃテスタ - Google Patents
ロジツクｉｃテスタInfo
- Publication number
- JPS6370179A JPS6370179A JP61215479A JP21547986A JPS6370179A JP S6370179 A JPS6370179 A JP S6370179A JP 61215479 A JP61215479 A JP 61215479A JP 21547986 A JP21547986 A JP 21547986A JP S6370179 A JPS6370179 A JP S6370179A
- Authority
- JP
- Japan
- Prior art keywords
- logic
- tester
- microcontroller
- device under
- under test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はＩＣロジックテスタに関するものである。
第２図は例えば従来のＩＣロジックテスタの論理機能試
験を実行する部分の一静的なシステム概念図である。第
２図において、１はパターンメモリ、２はタイミングジ
ェネレータ、３はフォーマントシステム、４はピンエレ
クトロニクスであり、ドライバ４ａとコンパレータ４ｂ
が内蔵されている。また、５は被試験素子、６はシステ
ムコントローラである。
験を実行する部分の一静的なシステム概念図である。第
２図において、１はパターンメモリ、２はタイミングジ
ェネレータ、３はフォーマントシステム、４はピンエレ
クトロニクスであり、ドライバ４ａとコンパレータ４ｂ
が内蔵されている。また、５は被試験素子、６はシステ
ムコントローラである。
次に動作について説明する。
ロジックｒｃの論理機能試験を行なう場合、パターンメ
モリ１に被試験素子５の入力又は期待出力となる真理値
表（一般には１゛又は“０″）を格納し、必要なタイミ
ング条件をタイミングジェネレータ２に設定すると、フ
ォーマットシステム３ではこれらの情報により、必要な
入力信号又は期待出力信号の発生及びその判定が行なわ
れる。
モリ１に被試験素子５の入力又は期待出力となる真理値
表（一般には１゛又は“０″）を格納し、必要なタイミ
ング条件をタイミングジェネレータ２に設定すると、フ
ォーマットシステム３ではこれらの情報により、必要な
入力信号又は期待出力信号の発生及びその判定が行なわ
れる。
従来のロジックＩＣテスタでは論理機能試験を行なうに
は真人な“０”、“１”の情報、タイミング条件、及び
フォーマット指定等をプログラムする必要があり、プロ
グラム作成に多大の時間が費やされるという問題があっ
た。現在種々の簡易化の手法が考案されているが、入力
情報については簡易化の手段が見い出されていない。
は真人な“０”、“１”の情報、タイミング条件、及び
フォーマット指定等をプログラムする必要があり、プロ
グラム作成に多大の時間が費やされるという問題があっ
た。現在種々の簡易化の手法が考案されているが、入力
情報については簡易化の手段が見い出されていない。
この発明は上記のような問題点を解消するためになされ
たもので、簡単なプログラムにより論理機能試験を行な
うことができるロジックＩＣテスタを得ることを目的と
する。
たもので、簡単なプログラムにより論理機能試験を行な
うことができるロジックＩＣテスタを得ることを目的と
する。
この発明に係るロジックＩＣテスタは、被試験素子の動
作を制’＜′１１１するための機能素子を内蔵したもの
である。
作を制’＜′１１１するための機能素子を内蔵したもの
である。
この発明においては、被試験素子の動作を制御するため
の機能素子を内蔵したから、被試験素子にＩＣロジック
テスタ内部の機能素子を接続して実使用に近い状態で論
理機能試験を行なうことができる。
の機能素子を内蔵したから、被試験素子にＩＣロジック
テスタ内部の機能素子を接続して実使用に近い状態で論
理機能試験を行なうことができる。
以下この発明の実施例を図について説明する。
第１図は本発明の一実施例によるロジックＩＣテスタの
構成を示し、図において、７はプログラムメモリ、８ａ
はアドレスバス、８ｂはプログラムメモリのアドレスラ
イン、９ａはコントロールバス、９ｂはプログラムメモ
リのコントロールライン、１０はデータバス、１１はボ
ート、２１はパターンメモリ、２２はタイミングジェネ
レータ、２３はフォーマットシステム、２４はピンエレ
クトロニクスであり、２４ａ、２４ｂ、２４ｃ、２４ｄ
はドライバ、２４ｅはコンパレータ、２４ｆ。
構成を示し、図において、７はプログラムメモリ、８ａ
はアドレスバス、８ｂはプログラムメモリのアドレスラ
イン、９ａはコントロールバス、９ｂはプログラムメモ
リのコントロールライン、１０はデータバス、１１はボ
ート、２１はパターンメモリ、２２はタイミングジェネ
レータ、２３はフォーマットシステム、２４はピンエレ
クトロニクスであり、２４ａ、２４ｂ、２４ｃ、２４ｄ
はドライバ、２４ｅはコンパレータ、２４ｆ。
２４ｇはバッファである。２５は被試験素子（マイクロ
コントローラ）であり、２６はシステムコントローラで
ある。
コントローラ）であり、２６はシステムコントローラで
ある。
次に動作について説明する。
例えば一般的なマイクロコントローラの論理機能試験を
行なう場合、同期信号としてクロック信号５ リセット
信号のみをパターンメモリ２１．タイミングジェネレー
タ２２に設定し、また、マイクロコントローラ２５が所
定の命令を実行し、到達する最終結果を例えばボート１
１に出力するよう、システムコントローラ２６よりプロ
グラムメモリ７ヘマイクロコントローラ（被試験素子）
２５のインストラクションコードを書き込む。そしてク
ロック信号、リセット信号をそれぞれフォーマントシス
テム２３を経由してピンエレクトロニクス２４のドライ
バ２４ａ、２４ｂに送り、被試験素子２５のクロック、
リセット端子に入力し、マイクロコントローラ２５のリ
セット信号を解除すると、マイクロコントローラ２５は
最初のインストラクションコードをフェッチし、これに
よりアドレス信号がアドレスバス８ａよりバッファ２４
ｒを通り、プログラムメモリ７のアドレスライン８ｂに
入力される。このとき必要に応じてプログラムメモリ７
を制御するための信号がマイクロコントローラ２５のコ
ントロールハス９ｂに人力される。以上の動作により、
プログラムメモリ７に格納されている次のインストラク
ション：１−ドが該メモリ７から出力され、フォーマッ
トシステム２３に送り込まれ信号処理されてピンエレク
トロニクス２４のドライバ２４Ｃに入力され、さらにマ
イクロコントローラ２５のデータバス１０に入力される
。このようにして、被試験素子であるマイクロコントロ
ーラ２５は、順次プログラムメモリ７よりインストラク
ションコードをフェッチし、命令を実行してゆき、最終
結果をボート１１に出力する。ここでこれらの動作はテ
スタのパターンジェネレータの制御にはよらず、マイク
ロコントローラ２５の制御により行われる。そして上記
最終結果をテスタにより判定して動作確認する。
行なう場合、同期信号としてクロック信号５ リセット
信号のみをパターンメモリ２１．タイミングジェネレー
タ２２に設定し、また、マイクロコントローラ２５が所
定の命令を実行し、到達する最終結果を例えばボート１
１に出力するよう、システムコントローラ２６よりプロ
グラムメモリ７ヘマイクロコントローラ（被試験素子）
２５のインストラクションコードを書き込む。そしてク
ロック信号、リセット信号をそれぞれフォーマントシス
テム２３を経由してピンエレクトロニクス２４のドライ
バ２４ａ、２４ｂに送り、被試験素子２５のクロック、
リセット端子に入力し、マイクロコントローラ２５のリ
セット信号を解除すると、マイクロコントローラ２５は
最初のインストラクションコードをフェッチし、これに
よりアドレス信号がアドレスバス８ａよりバッファ２４
ｒを通り、プログラムメモリ７のアドレスライン８ｂに
入力される。このとき必要に応じてプログラムメモリ７
を制御するための信号がマイクロコントローラ２５のコ
ントロールハス９ｂに人力される。以上の動作により、
プログラムメモリ７に格納されている次のインストラク
ション：１−ドが該メモリ７から出力され、フォーマッ
トシステム２３に送り込まれ信号処理されてピンエレク
トロニクス２４のドライバ２４Ｃに入力され、さらにマ
イクロコントローラ２５のデータバス１０に入力される
。このようにして、被試験素子であるマイクロコントロ
ーラ２５は、順次プログラムメモリ７よりインストラク
ションコードをフェッチし、命令を実行してゆき、最終
結果をボート１１に出力する。ここでこれらの動作はテ
スタのパターンジェネレータの制御にはよらず、マイク
ロコントローラ２５の制御により行われる。そして上記
最終結果をテスタにより判定して動作確認する。
また、ある条件において、外部よりインストラクション
コード以外の入力データをマイクロコントローラ２５に
供給する必要がある場合、プログラムメモリ７を横方向
に拡張し、所定のアドレスにインストラクションコード
と共に上記入力データを設定するか、又はパターンメモ
リに上記入力データを格納しておき、ある期待アドレス
に到達した時点でアドレスライン８ａの信号によりパタ
ーンメモリ２１から入力データを供給するように構成す
ることも可能である。
コード以外の入力データをマイクロコントローラ２５に
供給する必要がある場合、プログラムメモリ７を横方向
に拡張し、所定のアドレスにインストラクションコード
と共に上記入力データを設定するか、又はパターンメモ
リに上記入力データを格納しておき、ある期待アドレス
に到達した時点でアドレスライン８ａの信号によりパタ
ーンメモリ２１から入力データを供給するように構成す
ることも可能である。
このように本実施例では従来の構成のロジックＩＣテス
タに、マイクロコントローラ（被試験素子）２５のイン
ストラクションコードを書き込むためのプログラムメモ
リ７を内蔵したので、簡単なプログラムにより論理機能
試験を行うことができる。
タに、マイクロコントローラ（被試験素子）２５のイン
ストラクションコードを書き込むためのプログラムメモ
リ７を内蔵したので、簡単なプログラムにより論理機能
試験を行うことができる。
なお、上記実施例では、マイクロコントローラにおける
論理機能試験をテスタ内部にあるプログラムメモリによ
り実行させる例を示したが、テスタには、被試験素子の
機能に応じて、例えばシフトレジスタ、Ａ／Ｄコンバー
タ、Ｄ／Ａコンバータ、カウンタ、デコ・−ダ、エンコ
ーダ、ＵＳＡＲＴ、汎用ＣＰＵ等を内蔵してもよい。
論理機能試験をテスタ内部にあるプログラムメモリによ
り実行させる例を示したが、テスタには、被試験素子の
機能に応じて、例えばシフトレジスタ、Ａ／Ｄコンバー
タ、Ｄ／Ａコンバータ、カウンタ、デコ・−ダ、エンコ
ーダ、ＵＳＡＲＴ、汎用ＣＰＵ等を内蔵してもよい。
以上のように、この発明にかかるロジックＩＣテスタに
よれば、被試験素子の動作を制御するための機能素子を
内蔵したので、被試験素子の論理機能試験の実行に必要
な真理値情報、複雑なタイミング、フォーマント条件を
設定することなく論理機能試験を行なうことができ、も
ってプログラム作成を容易にすることができるという効
果がある。
よれば、被試験素子の動作を制御するための機能素子を
内蔵したので、被試験素子の論理機能試験の実行に必要
な真理値情報、複雑なタイミング、フォーマント条件を
設定することなく論理機能試験を行なうことができ、も
ってプログラム作成を容易にすることができるという効
果がある。
第１図はこの発明の一実施例によるロジックＩＣテスタ
のブロック構成図、第２図は従来のロジックＩＣテスタ
のシステム概念を示すブロック図である。 図において、７はプログラムメモリ、２１はパターンメ
モリ、２２はタイミングジェネレータ、２３はフォーマ
ットシステム、２４はピンエレクトロニクス、２５はマ
イクロコントローラ（被試験素子）、２６はシステムコ
ントローラである。
のブロック構成図、第２図は従来のロジックＩＣテスタ
のシステム概念を示すブロック図である。 図において、７はプログラムメモリ、２１はパターンメ
モリ、２２はタイミングジェネレータ、２３はフォーマ
ットシステム、２４はピンエレクトロニクス、２５はマ
イクロコントローラ（被試験素子）、２６はシステムコ
ントローラである。
Claims (1)
- （１）被試験素子に所定信号を入力し、その時の出力信
号を判定してロジックＩＣの論理試験を行なうロジック
ＩＣテスタにおいて、 被試験素子の動作を制御するための機能素子を内蔵した
ことを特徴とするロジックＩＣテスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215479A JPS6370179A (ja) | 1986-09-11 | 1986-09-11 | ロジツクｉｃテスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61215479A JPS6370179A (ja) | 1986-09-11 | 1986-09-11 | ロジツクｉｃテスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6370179A true JPS6370179A (ja) | 1988-03-30 |
Family
ID=16673059
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61215479A Pending JPS6370179A (ja) | 1986-09-11 | 1986-09-11 | ロジツクｉｃテスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370179A (ja) |
-
1986
- 1986-09-11 JP JP61215479A patent/JPS6370179A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5983233A (ja) | 可変サイクル・タイム・マイクロコンピユ−タ | |
| JPS61229134A (ja) | マイクロコンピユ−タ | |
| JPH0157824B2 (ja) | ||
| JPS6370179A (ja) | ロジツクｉｃテスタ | |
| JP2904172B2 (ja) | 論理回路シミュレータ | |
| JPS60262251A (ja) | マイクロプロセツサ開発支援装置 | |
| JP4253715B2 (ja) | プロセッサ | |
| JP2729126B2 (ja) | デバッグ・システムのアドレス・トレース回路 | |
| JP2581214B2 (ja) | 論理シミュレータ | |
| JP2705359B2 (ja) | トレース回路 | |
| JPH0315948A (ja) | アドレスバス試験方式 | |
| JPS63301338A (ja) | 制御メモリ付記憶装置 | |
| JPH05342378A (ja) | エバリエーションチップ | |
| JPH05224991A (ja) | マイクロプロセッサ | |
| JPS6158049A (ja) | エラ−検出方式 | |
| JPS619733A (ja) | テスト装置 | |
| JP2001273163A (ja) | エミュレータ | |
| JPS63163542A (ja) | テスト回路 | |
| JPH0367340A (ja) | シミュレータ | |
| JPS6237745A (ja) | 統合マイクロプログラム制御方式 | |
| JPH1185565A (ja) | Ｃｐｕのデバッグ方法およびそのシステム | |
| JPH08241225A (ja) | 評価装置 | |
| JPS63228237A (ja) | プログラムデバツグ方式 | |
| JPS62130436A (ja) | トレ−ス制御装置 | |
| JPH0433136A (ja) | マイクロプロセッサ |