JPH03201464A - 半導体用セラミックパッケージ - Google Patents

半導体用セラミックパッケージ

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JPH03201464A
JPH03201464A JP1340322A JP34032289A JPH03201464A JP H03201464 A JPH03201464 A JP H03201464A JP 1340322 A JP1340322 A JP 1340322A JP 34032289 A JP34032289 A JP 34032289A JP H03201464 A JPH03201464 A JP H03201464A
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JP
Japan
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hole
ceramic
package
coating layer
ceramic package
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Toru Kamata
徹 鎌田
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高密度実装に適した半導体用セラミックパッケ
ージに関し、特にスルーホールを有する半導体用セラミ
ックパッケージに関する。
〔従来の技術〕
第４図、第５図はこの種の半導体用セラミックパッケー
ジを示すそれぞれ縦断面図、平面図である。
この種の半導体用セラミックパッケージは第４図、第５
図に示すように、セラミック基板３１に設けられたスル
ーホール３２がリード端子３６とそれをセラミック基板
３１に取り付けるためのＡＵｌ　Ｃｕロウ３５によって
密封され気密性が保持される構造となっていた。
（発明が解決しようとする課題〕 上述した従来の半導体用セラミックパッケージは、セラ
ミック基板の表裏両面のメタライズパターンを電気的に
導通しているスルーホールをリード端子でおおうように
ＡＵｌ　Ｃｕロウ付けしている構造となっているので、
リード幅は少くともスルーホール径よりも大きく殺到さ
せるを得すリード端子のピッチを小さくすることに限界
がありパッケージの多ピン化、高密度実装対応への障害
になるという欠点があり、またパッケージスルーホール
とリード端子の積置的ズレによりスルーホールを覆いき
れず気密性不良を生じやすいという欠点もある。
本発明は上記の欠点に鑑み、高密度実装に有利で、気密
性を確保するのに有利な半導体用セラミツクパッケージ
を提供することを解決すべき課題とする。
〔課題を解決するための手段〕
本発明の半導体用セラミックパッケージは、全てのスル
ーホールの少くとも片側に、スルーホール部の気密性を
保持するようにセラミックコーティング層を形成してい
る。
〔作用］ スルーホールがセラミック」−ティング層で覆われてい
るので、リード端子は小さくできかつ気密性も確実とな
る。
（実施例） 次に、本発明の実施例について図面を参照して説明する
。
第１図は本発明の半導体用セラミックパッケージの第１
の実施例を示す縦断面図、第２図は第１図の実施例が適
用された半導体用セラミックパッケージ全体を示す図で
ある。
セラミック基板１１はスルーホール１２を有し、スルー
ホール１２の内側面にはメタライズ層１３がセラミック
基板１１の上下面の配線を電気的に導通するよう設けら
れている。スルーホール１２はセラミックコーティング
層１４によって閉じられている。スルーホール１２をセ
ラミックコーティング層１４で覆うことによってパッケ
ージの気密性が第２図のように確保されている。また、
セラミックコーティング！１１４は電気絶縁体であり、
複数のスルーホールを一括して覆うようにスクリーン印
刷法により形成することができる。
第２図は本発明の第２の実施例を示す縦断面図である。
セラミック基板１１のスルーホール１２はセラミックペ
ースト焼成体２４によって埋められた構造とする。この
実施例ではスルーホール径が比較的大きい場合でも確実
に気密性を確保できるという利点がある。
（発明の効果） 以上説明したように本発明は、半導体用セラミックパッ
ケージのスルーホールをセラミックコーティング層によ
って覆うことにより気密性を確保する構造をとっている
ため、パッケージのリード端子の取り付はピッチはスル
ーホール径とは無関係に短縮化することが可能でありパ
ッケージの多ビン化に対応でき高密度実装を容易にする
効果があり、またセラミックコーティング層によりスル
ーホールを覆うあるいは埋める工程０よ大盪、バッチ処
理が可能であり、製造歩留りも良く安価なコストでパッ
ケージを製造することができるという効果もある。
【図面の簡単な説明】
第１図は本発明の半導体用セラミックパッケージの第１
の実施例を示す縦断面図、第２図は第１図の実施例を応
用したパッケージの全体を示す平面図、第３図は本発明
の第２の実施例を示す縦断面図、第４図は従来例の縦断
面、第５図は従来例の平面図である。 １・・・セラミック基板、 ２・・・スルーホール、 ３・・・メタライズ層、 ４・・・セラミックコーティング層、 ５・・・へｇ／Ｃｕロウ、 ６・・・リード端子。

Claims (1)

  1. 【特許請求の範囲】 １、スルーホールを有する半導体用セラミックパッケー
    ジにおいて、 全てのスルーホールの少なくとも片側に、スルーホール
    部の気密性を保持するようにセラミックコーティング層
    を形成したことを特徴とする半導体用セラミックパッケ
    ージ。
JP1340322A 1989-12-28 1989-12-28 半導体用セラミックパッケージ Expired - Lifetime JP2546400B2 (ja)

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JP2546400B2 JP2546400B2 (ja) 1996-10-23

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288446A (ja) * 1985-06-17 1986-12-18 Fujitsu Ltd 高速ｉｃパツケ−ジ構造

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61288446A (ja) * 1985-06-17 1986-12-18 Fujitsu Ltd 高速ｉｃパツケ−ジ構造

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JP2546400B2 (ja) 1996-10-23

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