JPS60136346A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS60136346A JPS60136346A JP58244056A JP24405683A JPS60136346A JP S60136346 A JPS60136346 A JP S60136346A JP 58244056 A JP58244056 A JP 58244056A JP 24405683 A JP24405683 A JP 24405683A JP S60136346 A JPS60136346 A JP S60136346A
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- JP
- Japan
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- substrate
- wiring
- lead
- board
- semiconductor device
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- Pending
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
- H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
- H10W70/611—Insulating or insulated package substrates; Interposers; Redistribution layers for connecting multiple chips together
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/401—Package configurations characterised by multiple insulating or insulated package substrates, interposers or RDLs
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/02—Details
- H05K1/14—Structural association of two or more printed circuits
- H05K1/141—One or more single auxiliary printed circuits mounted on a main printed circuit, e.g. modules, adapters
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K3/00—Apparatus or processes for manufacturing printed circuits
- H05K3/30—Assembling printed circuits with electric components, e.g. with resistors
- H05K3/32—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits
- H05K3/34—Assembling printed circuits with electric components, e.g. with resistors electrically connecting electric components or wires to printed circuits by soldering
- H05K3/3447—Lead-in-hole components
Landscapes
- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体装置、特に外部と多数にわたって電気
的に接続する必要のあるペレットを塔載するパッケージ
、あるいは複数のベレツトを搭載するパ・・・ケージに
適用して有効な技術に関するものである。
的に接続する必要のあるペレットを塔載するパッケージ
、あるいは複数のベレツトを搭載するパ・・・ケージに
適用して有効な技術に関するものである。
半導体装置において、製造原価低減のために、ガラスエ
ポキシ材を基板とし、その主面上にベレツトを塔載１−
ることか考えられる。しかしながら、ペレット上の電極
と外部１例えばリードピンを電気的に接続するための配
線が、リードピンの増加にともない複雑に主面上に形成
されることになり、配線パターン及びその形成が困難と
なってきている。さらに、複数のペレ、ソトを塔載する
場合、各々のペレット上の電極とリードピンとの配線及
びベレット間の電極同士を接続する配線を形成すること
は、はとんど不可能となる。たとえば、第１図に示すよ
うに、ガラスエポキシ基板１００上にボンディングした
ペレッ）１０１上の電極（ハツト）ＰとリードビンＬの
端部を電気的に接続する場合を考える。パッドＰ、とリ
ードビンＬ８．パッドＰｓとリードビンＬ３を配線する
必要があり、さらにパッドＰ１ とリードビンＬ、を配
線しなければならない場合、基板１０００表面だけで蝋
無ｑが生じる。そのため、パッドＰ、とり一ドピンＬ４
を基板ｌＯ０の裏面に配線することが考えられる。しか
しながら、さらにパ・ソドＰ４ とリードビンＬ、を配
線する必要性が生じた場合には、基板１０００表裏面の
みでは対応できなくなるという問題が生じることを本発
明者は見い出した。さらに、基板上に複数のベレットを
塔載する場合には、ベレット間のパッド同士の配線を行
なう必要性がでてくるため前述した問題がより顕著にな
ることが本発明者より明らか圧された。
ポキシ材を基板とし、その主面上にベレツトを塔載１−
ることか考えられる。しかしながら、ペレット上の電極
と外部１例えばリードピンを電気的に接続するための配
線が、リードピンの増加にともない複雑に主面上に形成
されることになり、配線パターン及びその形成が困難と
なってきている。さらに、複数のペレ、ソトを塔載する
場合、各々のペレット上の電極とリードピンとの配線及
びベレット間の電極同士を接続する配線を形成すること
は、はとんど不可能となる。たとえば、第１図に示すよ
うに、ガラスエポキシ基板１００上にボンディングした
ペレッ）１０１上の電極（ハツト）ＰとリードビンＬの
端部を電気的に接続する場合を考える。パッドＰ、とリ
ードビンＬ８．パッドＰｓとリードビンＬ３を配線する
必要があり、さらにパッドＰ１ とリードビンＬ、を配
線しなければならない場合、基板１０００表面だけで蝋
無ｑが生じる。そのため、パッドＰ、とり一ドピンＬ４
を基板ｌＯ０の裏面に配線することが考えられる。しか
しながら、さらにパ・ソドＰ４ とリードビンＬ、を配
線する必要性が生じた場合には、基板１０００表裏面の
みでは対応できなくなるという問題が生じることを本発
明者は見い出した。さらに、基板上に複数のベレットを
塔載する場合には、ベレット間のパッド同士の配線を行
なう必要性がでてくるため前述した問題がより顕著にな
ることが本発明者より明らか圧された。
本発明の目的は、リードビンが増加しても配線が容易な
半導体装置を提供することである。
半導体装置を提供することである。
本発明の目的は、複数のベレットを塔載しても配線が容
易な半導体装置を提供することである。
易な半導体装置を提供することである。
本発明の前記ならびにそのほかの目的と新規な特徴は、
本明細書の記述および添付図面からあきらかになるであ
ろう。
本明細書の記述および添付図面からあきらかになるであ
ろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、樹脂製基板を複数設け、その複数の樹脂製基
板間を通気的に接続することにより、前記複数の基板の
表面及び裏面に配線を形成できるので配線可能な面積は
飛躍的に増大する。そのため、配線のレイアウト及び形
成が容易となり、さらに種々の経路にて配線が可能なた
め、リードビンの増加及びベレットの複数化に対応でき
うる半導体装置を得ることができる。
板間を通気的に接続することにより、前記複数の基板の
表面及び裏面に配線を形成できるので配線可能な面積は
飛躍的に増大する。そのため、配線のレイアウト及び形
成が容易となり、さらに種々の経路にて配線が可能なた
め、リードビンの増加及びベレットの複数化に対応でき
うる半導体装置を得ることができる。
第２図は、本発明の一実施例である半導体装置の断面図
、第３図は、第２図の半導体装置の一部拡大図である。
、第３図は、第２図の半導体装置の一部拡大図である。
第２図の半導体装置において、１は第１基板、２は第２
基板で例えばガラスエポキシ、トリアジン等の樹脂材料
で形成されている。前記第１基板１の表面には半導体素
子が形成されたベレット３が複数個（本実施例でｌｌ１
２個ンボンデインクされている。前記ベレット３０周辺
の第１基板１表面には、複数条の第１基板表面配線４が
所望のパターンで形成されており、ベレット３の電極（
パッド）とボンディングワイヤ５により電気的にそれぞ
れ接続されている。第１基板１の周辺部に社。
基板で例えばガラスエポキシ、トリアジン等の樹脂材料
で形成されている。前記第１基板１の表面には半導体素
子が形成されたベレット３が複数個（本実施例でｌｌ１
２個ンボンデインクされている。前記ベレット３０周辺
の第１基板１表面には、複数条の第１基板表面配線４が
所望のパターンで形成されており、ベレット３の電極（
パッド）とボンディングワイヤ５により電気的にそれぞ
れ接続されている。第１基板１の周辺部に社。
第２基板２を貫通し第１基板ｌ及び第２基板２に対して
垂直にグリッドされているリードビン６が複数本所定の
ど、チで配列されている。このり−ドビン６は４２アロ
イ、コバール等からなり実装基板７と電気的忙接続でき
る寸法に形成されている。また、第１基板五と第２基板
２との間には前記リードビン６よりも短かく実装基板７
と接続されないコンタクトピン８が任意の位置に第１基
板ｌ及び第２基板２と垂直圧グリッドされている。
垂直にグリッドされているリードビン６が複数本所定の
ど、チで配列されている。このり−ドビン６は４２アロ
イ、コバール等からなり実装基板７と電気的忙接続でき
る寸法に形成されている。また、第１基板五と第２基板
２との間には前記リードビン６よりも短かく実装基板７
と接続されないコンタクトピン８が任意の位置に第１基
板ｌ及び第２基板２と垂直圧グリッドされている。
このコンタクトピン８はリードビン６と同材で形成して
いる。９社第１基板裏面配線、１Ｏは第２基板表面配線
、１１は第２基板裏面配線である。
いる。９社第１基板裏面配線、１Ｏは第２基板表面配線
、１１は第２基板裏面配線である。
前述した第１及び第２基板の表裏面の配線は例えばガラ
スエポキシ基板の表裏面に貼着された銅（Ｃｕ）箔をリ
ソクラフィー処理した後にエツチングすることにより所
望のパターンに形成する。なお、少なくとも金やアルミ
ニウム等のボンディングワイヤ５と接続する部分の配線
の接続点は１表面から金−ニッケルー銅（Ａｕ−Ｎｉ−
Ｃｕ ）の３層構造としている。
スエポキシ基板の表裏面に貼着された銅（Ｃｕ）箔をリ
ソクラフィー処理した後にエツチングすることにより所
望のパターンに形成する。なお、少なくとも金やアルミ
ニウム等のボンディングワイヤ５と接続する部分の配線
の接続点は１表面から金−ニッケルー銅（Ａｕ−Ｎｉ−
Ｃｕ ）の３層構造としている。
第１基板１及び第２基板２０表面と裏面の配線の接続は
、Ｃｕ等の導電金属からなるスルーホール導体層１２を
介して行なうか、またはリードビン６、コンタクトピン
８を介して行なう。
、Ｃｕ等の導電金属からなるスルーホール導体層１２を
介して行なうか、またはリードビン６、コンタクトピン
８を介して行なう。
前記スルーホール導体層１２の形成は、基板に穴あけを
した後忙無電解にて銅メッキし、さらに電解銅メッキし
て行なう。また、第１基板ｌの表裏面、と第２基板２０
表裏面の電気的接続は、リードビン６で行なうか、ある
いはコンタクトピン８を必要のない配線と接触しないよ
う忙任意の位置圧配設して行なう。なお、本実施例にお
いてはコンタクトビン８の先端部１３け、最下位の樹脂
製基板である第２基板２の裏面から少しく後述する半田
忙実装基板が接触しない程度）突出して設け、実装基板
７から前記裏面が離間されるよ５忙している。これによ
り、第２基板裏面配線１１と実装基板７が接触していな
いのでシッート防止効果を有する。１４は枠形状のガラ
スエポキシ材等からなるダムで接着剤（図示せず）を介
し℃第１基板１０周辺部に固着されている。このダム１
４と第１基板ｌにより囲まれた凹所内には、樹脂封止材
として、たとえばシリコ−系軟質レジン１５がゲル状態
でボヴティング等の適当な手段により注入されている。
した後忙無電解にて銅メッキし、さらに電解銅メッキし
て行なう。また、第１基板ｌの表裏面、と第２基板２０
表裏面の電気的接続は、リードビン６で行なうか、ある
いはコンタクトピン８を必要のない配線と接触しないよ
う忙任意の位置圧配設して行なう。なお、本実施例にお
いてはコンタクトビン８の先端部１３け、最下位の樹脂
製基板である第２基板２の裏面から少しく後述する半田
忙実装基板が接触しない程度）突出して設け、実装基板
７から前記裏面が離間されるよ５忙している。これによ
り、第２基板裏面配線１１と実装基板７が接触していな
いのでシッート防止効果を有する。１４は枠形状のガラ
スエポキシ材等からなるダムで接着剤（図示せず）を介
し℃第１基板１０周辺部に固着されている。このダム１
４と第１基板ｌにより囲まれた凹所内には、樹脂封止材
として、たとえばシリコ−系軟質レジン１５がゲル状態
でボヴティング等の適当な手段により注入されている。
これＫより、ベレット３１ワイヤ５尋がほぼ気密状態で
封止されることになる。ダム１４上には、熱抵抗の小さ
いアルミニウム等からなるキャップ１６が軟質レジン１
５の上方を覆うよ５に接着材を介して固着されている。
封止されることになる。ダム１４上には、熱抵抗の小さ
いアルミニウム等からなるキャップ１６が軟質レジン１
５の上方を覆うよ５に接着材を介して固着されている。
なお、ガラスエポキシ材をキャップとして用いてもよい
。
。
第２図は、第１基板１及び［２基板２とリード図である
。
。
リードビン６あるいはコンタクトビン８ （以下単にビ
ンという）と第１基板１との固定は、！１基板１０貫通
口１８とその壁面と接するようにビン上部に設けた突起
部１７により行なわれ、さらに半田１９で補強している
。ビンと第２基板の固定は半田２０により行なわれてい
る。
ンという）と第１基板１との固定は、！１基板１０貫通
口１８とその壁面と接するようにビン上部に設けた突起
部１７により行なわれ、さらに半田１９で補強している
。ビンと第２基板の固定は半田２０により行なわれてい
る。
また、第１基板の貫通口１８及び第２基板の貫通口２１
の壁面には、銅あるいはビン側から金−二ツケル−銅の
３層からなるメタライズ層２２が形成されている。この
メタライズ層２２を介して、第２図に示すように、例え
ばビンと第１基板配綜４及び第２基板裏面配線１１が電
気的に接続されるととＫなる。なお、表面及び裏面の配
線とビンを接続する必要がない場合ＫＦＩ、前記メタラ
イズ１２２は基板配線部分だけ形成しなくてもよい。
の壁面には、銅あるいはビン側から金−二ツケル−銅の
３層からなるメタライズ層２２が形成されている。この
メタライズ層２２を介して、第２図に示すように、例え
ばビンと第１基板配綜４及び第２基板裏面配線１１が電
気的に接続されるととＫなる。なお、表面及び裏面の配
線とビンを接続する必要がない場合ＫＦＩ、前記メタラ
イズ１２２は基板配線部分だけ形成しなくてもよい。
（１３樹脂製基板を複数枚設けることにより、配線でき
る領域を増大することができるので、リードピンの本数
が増加しても、ベレット上の電極とり−ドビン間を接続
する配線を容易に形成することができる。
る領域を増大することができるので、リードピンの本数
が増加しても、ベレット上の電極とり−ドビン間を接続
する配線を容易に形成することができる。
（２）樹脂製基板を複数枚設け、前記基板間をリードピ
ン、さらに任意の位置に設定できるコンタクトビンな用
いて接続することにより、リードピンの本数が増加して
も、種々の経路妃てベレット上の電極とり−ドピンを接
続することができるので。
ン、さらに任意の位置に設定できるコンタクトビンな用
いて接続することにより、リードピンの本数が増加して
も、種々の経路妃てベレット上の電極とり−ドピンを接
続することができるので。
その配線のレイアウト及びその形成が非常に簡単！Ｌｊ
ることかできる。
ることかできる。
（３） （１）及び１２）罠より、複数のベレットを塔
載しても、十分容易にベレット上の電極とリードピンの
配線が可能となり、しかもベレ。ト間の電極同士を接続
するのも容易であるため、リードピンを共通に使５こと
ができ、その結果リードビンの本数増加を極力おさえる
ことが可能となる。
載しても、十分容易にベレット上の電極とリードピンの
配線が可能となり、しかもベレ。ト間の電極同士を接続
するのも容易であるため、リードピンを共通に使５こと
ができ、その結果リードビンの本数増加を極力おさえる
ことが可能となる。
＋４１ ｔｌｌ〜（３）により、ベレットを複数に、し
かもすニードビンが増加し又も対応できうるので、高密
度実装が可能となり、コンピュータの小型化、高機能化
が達成できる。
かもすニードビンが増加し又も対応できうるので、高密
度実装が可能となり、コンピュータの小型化、高機能化
が達成できる。
＋５Ｊ 最下位の樹脂製基板を貫通しているコンタクト
ビンあるいは実装基板と電気的に接続する必要のないあ
きリードピンを、最下位にある樹脂製基板の裏面から所
定の長さで突出して設けることにより、ショート防止効
果を有する。
ビンあるいは実装基板と電気的に接続する必要のないあ
きリードピンを、最下位にある樹脂製基板の裏面から所
定の長さで突出して設けることにより、ショート防止効
果を有する。
（６）基板をガラスエポキシ打圧て形成するととＫより
、ローコストで半導体装置を提供することができる。
、ローコストで半導体装置を提供することができる。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、コンタクト
ビンの上部が第１基板の表面に達していなくてもよい。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。たとえば、コンタクト
ビンの上部が第１基板の表面に達していなくてもよい。
この場合、第１基板表面配線はスルーホール導体層及び
リードピンにより他の配線と電気的に接続するようにす
る。また、コンタクトビンの下部は第２基板の裏面から
突出して形成しなくてもよい。さらに、本実施例におい
ては、第１基板と第２基板は同一寸法であるが、第２基
板上に第１基板が複数配設されている形状の半導体装置
であってもよい。
リードピンにより他の配線と電気的に接続するようにす
る。また、コンタクトビンの下部は第２基板の裏面から
突出して形成しなくてもよい。さらに、本実施例におい
ては、第１基板と第２基板は同一寸法であるが、第２基
板上に第１基板が複数配設されている形状の半導体装置
であってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるピングリットアレイ
パッケージ型半導体装置に適用した場合について説明し
たが、それに限定されるものではない。
をその背景となった利用分野であるピングリットアレイ
パッケージ型半導体装置に適用した場合について説明し
たが、それに限定されるものではない。
第１図は、考えられる半導体装置の部分図、第２図は本
発明の一実施例である半導体装置の断面図、 第３図は、基板とビンとの接続を説明するための図であ
る。 １・・・第１基板、２・・・第２基板、３・・ペレット
、４・・・第１基板表面配線、５・・・ボンディングワ
イヤ。 ６・・・リードビン、７・・・実装基板、８・・・コン
タクトビン、９・・・第１基板裏面配線、１０・・第２
基板表面配線、１１・・・第２基板裏面配線、１２・・
・スルーホール導体層、１３・・先端部、１４・・・ダ
ム、１５・・・軟質レジン、１６・・・キヤリジ、１７
・・・突起部、１８．２１・・・貫通口、１９．２０・
・半田、２２・・・メタライズ層。 ｊｉｓ ｌ因 第 ２ 図 第３囚
発明の一実施例である半導体装置の断面図、 第３図は、基板とビンとの接続を説明するための図であ
る。 １・・・第１基板、２・・・第２基板、３・・ペレット
、４・・・第１基板表面配線、５・・・ボンディングワ
イヤ。 ６・・・リードビン、７・・・実装基板、８・・・コン
タクトビン、９・・・第１基板裏面配線、１０・・第２
基板表面配線、１１・・・第２基板裏面配線、１２・・
・スルーホール導体層、１３・・先端部、１４・・・ダ
ム、１５・・・軟質レジン、１６・・・キヤリジ、１７
・・・突起部、１８．２１・・・貫通口、１９．２０・
・半田、２２・・・メタライズ層。 ｊｉｓ ｌ因 第 ２ 図 第３囚
Claims (1)
- 【特許請求の範囲】 ■、複数の樹脂製基板と、前記樹脂製基板を貫通して実
装基板と電気的忙接続できるリードピンと、前記樹脂基
板間の任意の位置に設けたコンタクトピンとを有する半
導体装置であって、各樹脂製基板の表面または裏面には
リードピンあるいはコンタクトピンと電気的に接続する
配線が所望のパターンで形成されていることを特徴とす
る半導体装置。 ２、最下位の樹脂製基板を貫通しているコンタクトピン
あるいは実装基板と電気的に接続していないリードピン
を、最下位の樹脂製基板の裏面から所定の長さで突出し
て設け、前記裏面と実装基板とを離間できるようにした
特許請求の範囲第１項記載の半導体装置。 ８、樹脂製基板が、ガラスエポキシ材料から成ることを
特徴とする特許請求の範囲第１項または第２項記載の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244056A JPS60136346A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58244056A JPS60136346A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136346A true JPS60136346A (ja) | 1985-07-19 |
Family
ID=17113066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58244056A Pending JPS60136346A (ja) | 1983-12-26 | 1983-12-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136346A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01228156A (ja) * | 1988-03-09 | 1989-09-12 | Nec Corp | 混成集積回路装置 |
| US5087961A (en) * | 1987-01-28 | 1992-02-11 | Lsi Logic Corporation | Semiconductor device package |
-
1983
- 1983-12-26 JP JP58244056A patent/JPS60136346A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5087961A (en) * | 1987-01-28 | 1992-02-11 | Lsi Logic Corporation | Semiconductor device package |
| JPH01228156A (ja) * | 1988-03-09 | 1989-09-12 | Nec Corp | 混成集積回路装置 |
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