JPH03201718A - 出力回路 - Google Patents
出力回路Info
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- JPH03201718A JPH03201718A JP1339451A JP33945189A JPH03201718A JP H03201718 A JPH03201718 A JP H03201718A JP 1339451 A JP1339451 A JP 1339451A JP 33945189 A JP33945189 A JP 33945189A JP H03201718 A JPH03201718 A JP H03201718A
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- transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、論理回路からの信号を出力する出力回路にお
いて、簡略な回路構成で信号出力の駆動能力を向上させ
る出力回路に関し、 逆相出力を間車な回路構成で出力し、特にＯＲ／ＮＯＲ
等の両出力を同時に出力する場合であってもスイッチン
グ動作の高速性を維持することができる出力回路を得る
ことを目的とし、論理回路に接続され、高電位側電源と
低電位側電源との間に第１のトランジスタと第２のトラ
ンジスタとを直列接続し、該直列接続中点を出力端とす
る論理回路の出力回路において、上記高電位側電源と低
電位側電源との間に第１及び第２の各トランジスタに対
して並列接続され、上記論理回路から出力される単一の
入力信号に基づいて正相信号及び逆相信号を生成する正
相・逆相信号生成手段と、上記逆相信号の立上がり時に
過渡的大電流信号を生成すると共に、逆相信号の立下が
り時に過渡的遮断信号を生成する過渡信号生成手段とを
備え、上記直列接続された第１のトランジスタを正相信
号に基づき駆動制御すると共に、第２のトランジスタを
上記過渡的大電流信号及び過渡的遮断信号に基づき駆動
制御する構成である。
いて、簡略な回路構成で信号出力の駆動能力を向上させ
る出力回路に関し、 逆相出力を間車な回路構成で出力し、特にＯＲ／ＮＯＲ
等の両出力を同時に出力する場合であってもスイッチン
グ動作の高速性を維持することができる出力回路を得る
ことを目的とし、論理回路に接続され、高電位側電源と
低電位側電源との間に第１のトランジスタと第２のトラ
ンジスタとを直列接続し、該直列接続中点を出力端とす
る論理回路の出力回路において、上記高電位側電源と低
電位側電源との間に第１及び第２の各トランジスタに対
して並列接続され、上記論理回路から出力される単一の
入力信号に基づいて正相信号及び逆相信号を生成する正
相・逆相信号生成手段と、上記逆相信号の立上がり時に
過渡的大電流信号を生成すると共に、逆相信号の立下が
り時に過渡的遮断信号を生成する過渡信号生成手段とを
備え、上記直列接続された第１のトランジスタを正相信
号に基づき駆動制御すると共に、第２のトランジスタを
上記過渡的大電流信号及び過渡的遮断信号に基づき駆動
制御する構成である。
本発明は、論理回路からの信号を出力する出力回路にお
いて、簡略な回路構成で信号出力の駆動能力を向上させ
る出力回路に関する。
いて、簡略な回路構成で信号出力の駆動能力を向上させ
る出力回路に関する。
近年、計算機の大型化、計測器の計測精度向上の要請に
伴い、トランジスタの飽和を制限して遅延時間数の高速
化を行なう飽和形の論理回路と、蓄積電荷の影響をなく
して高速駆動する非飽和形の論理回路とが開発されてい
る。
伴い、トランジスタの飽和を制限して遅延時間数の高速
化を行なう飽和形の論理回路と、蓄積電荷の影響をなく
して高速駆動する非飽和形の論理回路とが開発されてい
る。
特に上記非飽和形の電流切替形論理回路の出力回路は、
もともと高速化をねらいとして開発されたものであるが
、集積回路の著しい大規模化に基づく熱的限界に起因す
る消費電力の制限や、信号配線の長配線化による出力負
荷の増大によって、駆動能力の高速化をさらに図る必要
がある。
もともと高速化をねらいとして開発されたものであるが
、集積回路の著しい大規模化に基づく熱的限界に起因す
る消費電力の制限や、信号配線の長配線化による出力負
荷の増大によって、駆動能力の高速化をさらに図る必要
がある。
従来、この種の出力回路のうち、例えば電流切替形論理
回路の出力回路として第６図に示すものがあり、高速動
作を行なうエミッタ結合形論理回路（ＥＣＬ回路）が使
用された例を示している。
回路の出力回路として第６図に示すものがあり、高速動
作を行なうエミッタ結合形論理回路（ＥＣＬ回路）が使
用された例を示している。
この従来の電流切替形論理回路はＯＲ回路として機能す
るエミッタフォロワ部（ＥＦ部、以下同じ）により構成
される出力回路２と、ＮＯＲ回路として機能するＥＦ部
により構成される出力回路３とを含んでいる。
るエミッタフォロワ部（ＥＦ部、以下同じ）により構成
される出力回路２と、ＮＯＲ回路として機能するＥＦ部
により構成される出力回路３とを含んでいる。
上記出力回路２は、論理回路１の入力端子から入力され
る入力信号に基づいて出力される制御信号に基づいて、
高電位側電源Ｖ。０と低電位側電源ｖｌ！Ｅとの間に直
列接続された出力段の第１及び第２のトランジスタＱ
、Ｑ が駆動制御され、該１２２ 第１及び第２のトランジスタＱ 、Ｑ の駆動に１
２２ より出力端Ｄ よりデータが負荷側（図示を省ｕｔ 略する）に出力される構成である。
る入力信号に基づいて出力される制御信号に基づいて、
高電位側電源Ｖ。０と低電位側電源ｖｌ！Ｅとの間に直
列接続された出力段の第１及び第２のトランジスタＱ
、Ｑ が駆動制御され、該１２２ 第１及び第２のトランジスタＱ 、Ｑ の駆動に１
２２ より出力端Ｄ よりデータが負荷側（図示を省ｕｔ 略する）に出力される構成である。
上記出力回路２の第１のトランジスタＱ２１は、ベース
側に論理回路１のトランジスタＱ１２のコレクタ側が接
続され、上記トランジスタＱ１２のコレクタ出力により
駆動制御され、出力端Ｄ からｏｊ 負荷側へデータを出力する。また、出力回路２の第２の
トランジスタＱ２２は、ベース側に論理回路１のトラン
ジスタＱ１１のコレクタ側が過渡信号発生用のコンデン
サＣ２１を介して接続され、該コンデンサＣ及び抵抗Ｒ
２４にて生成される過渡的大Ｉ 電流信号に基づいて駆動制御され、出力端Ｄｏａｔから
負荷側に蓄積されたデータ（′電荷）を放電する。
側に論理回路１のトランジスタＱ１２のコレクタ側が接
続され、上記トランジスタＱ１２のコレクタ出力により
駆動制御され、出力端Ｄ からｏｊ 負荷側へデータを出力する。また、出力回路２の第２の
トランジスタＱ２２は、ベース側に論理回路１のトラン
ジスタＱ１１のコレクタ側が過渡信号発生用のコンデン
サＣ２１を介して接続され、該コンデンサＣ及び抵抗Ｒ
２４にて生成される過渡的大Ｉ 電流信号に基づいて駆動制御され、出力端Ｄｏａｔから
負荷側に蓄積されたデータ（′電荷）を放電する。
また上記出力回路３は、
−ス側に論理回路１のトラ
タ側が接続されると共に、
−ス側に論理回路１のトラ
トランジスタＱ３１のベ
ンジスタＱｌｌのコレツ
トランジスタＱ３２のベ
ンジスタＱ１２のコレク
夕側かコンデンサＣ３１を介して接続され、上記出力回
路２と相反する出力動作を行なう。
路２と相反する出力動作を行なう。
従来の出力回路は以上のように構成されていたので、論
理回路１から出力される逆相出力をコンデンサＣ２１（
又はＣ３１）に入力し、該コンデンサＣ（又はＣ３１）
に蓄積される電荷に基づいて過１ 渡的大電流信号を生成することから、例えばＯＲ／ＮＯ
Ｒ，Ａ、ＮＤ／ＮＡＮＤ等を両出力を同時に出力する場
合に一方のコンデンサＣ（又はＣ３，）１ に蓄積される電荷により他方の出力回路３（又は２）の
スイッチング動作が遅延するという課題を有していた。
理回路１から出力される逆相出力をコンデンサＣ２１（
又はＣ３１）に入力し、該コンデンサＣ（又はＣ３１）
に蓄積される電荷に基づいて過１ 渡的大電流信号を生成することから、例えばＯＲ／ＮＯ
Ｒ，Ａ、ＮＤ／ＮＡＮＤ等を両出力を同時に出力する場
合に一方のコンデンサＣ（又はＣ３，）１ に蓄積される電荷により他方の出力回路３（又は２）の
スイッチング動作が遅延するという課題を有していた。
また、コレクタ・ドッテドーゲート（ｃｏｌｌｅＮｏｒ
ｄｏｔｅｄ ｇｌＮ ）等に用いられる複雑なゲートの
場合には、逆相出力が簡単に得られず、複雑な回路構成
になるという課題を有していた。
ｄｏｔｅｄ ｇｌＮ ）等に用いられる複雑なゲートの
場合には、逆相出力が簡単に得られず、複雑な回路構成
になるという課題を有していた。
本発明は上記課題を解決するためになされたもので、逆
相出力を簡単な回路構成で出力し、特にＯＲ／Ｎ ＯＲ
等の両出力を同時に出力する場合であってもスイッチン
グ動作の高速性を維持することができる出力回路を得る
ことを目的とする。
相出力を簡単な回路構成で出力し、特にＯＲ／Ｎ ＯＲ
等の両出力を同時に出力する場合であってもスイッチン
グ動作の高速性を維持することができる出力回路を得る
ことを目的とする。
第１図は本発明の原理説明図である。
図中、本願発明は、論理回路に接続され、高電位側電源
と低電位側電源との間に第１のトランジスタと第２のト
ランジスタとを直列接続し、該直列接続中点を出力端と
する論理回路の出力回路において、上記高電位側電源と
低電位側電源との間に第１及び第２の各トランジスタに
対して並列接続され、上記論理回路から出力される単一
の入力信号に基づいて正相信号及び逆相信号を生成する
正相・逆相信号生成手段と、上記逆相信号の立上がり時
に過渡的大電流信号を生成すると共に、逆相信号の立下
がり時に過渡的遮断信号を生成する過渡信号生成手段と
を備え、上記直列接続された第１のトランジスタを正相
信号に基づき駆動制御すると共に、第２のトランジスタ
を上記過渡的大電流信号及び過渡的遮断信号に基づき駆
動制御する構成である。
と低電位側電源との間に第１のトランジスタと第２のト
ランジスタとを直列接続し、該直列接続中点を出力端と
する論理回路の出力回路において、上記高電位側電源と
低電位側電源との間に第１及び第２の各トランジスタに
対して並列接続され、上記論理回路から出力される単一
の入力信号に基づいて正相信号及び逆相信号を生成する
正相・逆相信号生成手段と、上記逆相信号の立上がり時
に過渡的大電流信号を生成すると共に、逆相信号の立下
がり時に過渡的遮断信号を生成する過渡信号生成手段と
を備え、上記直列接続された第１のトランジスタを正相
信号に基づき駆動制御すると共に、第２のトランジスタ
を上記過渡的大電流信号及び過渡的遮断信号に基づき駆
動制御する構成である。
本発明においては、単一の入力信号に基づいて正相信号
及び逆相信号を正相・逆相信号生成手段にて生成し、逆
相信号に基づいて過渡的大電流信号及び過渡的遮断信号
を過渡信号生成手段にて生成し、出力段を形成する第１
のトランジスタを正相信号で駆動制御すると共に、第２
のトランジスタを過渡的大電流信号及び過渡的遮断信号
に基づいて駆動制御することにより、入力信号発生側の
回路構成に依存することなく隔絶して正相・逆相の両信
号を容易に生成できる。特に、ＯＲ／Ｎ０ＲＳＡＮＤ／
ＮＡＮＤ等の両出力を同時に出力する場合には、相互間
において過渡信号生成手段による他方の電位変化に影響
を与えることがなくなり、スイッチング動作の高速性を
維持する。
及び逆相信号を正相・逆相信号生成手段にて生成し、逆
相信号に基づいて過渡的大電流信号及び過渡的遮断信号
を過渡信号生成手段にて生成し、出力段を形成する第１
のトランジスタを正相信号で駆動制御すると共に、第２
のトランジスタを過渡的大電流信号及び過渡的遮断信号
に基づいて駆動制御することにより、入力信号発生側の
回路構成に依存することなく隔絶して正相・逆相の両信
号を容易に生成できる。特に、ＯＲ／Ｎ０ＲＳＡＮＤ／
ＮＡＮＤ等の両出力を同時に出力する場合には、相互間
において過渡信号生成手段による他方の電位変化に影響
を与えることがなくなり、スイッチング動作の高速性を
維持する。
以下、本発明の一実施例を第２図に基づいて説明する。
この第２図に本実施例回路の回路構成図を示し、同図に
おいて本実施例に係る電流切替形論理回路の一例として
示されるＥＣＬ回路の出力回路は、論理回路ｌに接続さ
れる出力回路２．３として構成され、上記論理回路１の
各差動出力のいずれかが制御信号として入力され、該制
御信号に基づいて出力段の第１及び第２のトランジスタ
Ｑ２□・Ｑ２□、Ｑ３□・Ｑ３□が駆動制御され、該第
１及び第２のトランジスタＱ２、・Ｑ２２、Ｑ３１・Ｑ
３２の駆動により出力端Ｄ よりデータ（出力信号）
ｗｌ を負荷側（図示省略する）に出力する構成である。
おいて本実施例に係る電流切替形論理回路の一例として
示されるＥＣＬ回路の出力回路は、論理回路ｌに接続さ
れる出力回路２．３として構成され、上記論理回路１の
各差動出力のいずれかが制御信号として入力され、該制
御信号に基づいて出力段の第１及び第２のトランジスタ
Ｑ２□・Ｑ２□、Ｑ３□・Ｑ３□が駆動制御され、該第
１及び第２のトランジスタＱ２、・Ｑ２２、Ｑ３１・Ｑ
３２の駆動により出力端Ｄ よりデータ（出力信号）
ｗｌ を負荷側（図示省略する）に出力する構成である。
上記出力回路２，３は、上記論理回路１からの差動出力
のいずれかが入力され、該入力された信号に基づいて逆
相信号を生成する逆相信号生成回路０．０ と、該逆相
信号が入力され、逆相信３ 号Ｔ の立上がり時に、過渡的大電流信号Ｔ、を生成す
ると共に、逆相信号ＴＩｌの立下がり時に過渡的遮断信
号Ｔ、を生成するコンデンサＣ２１’Ｃ３１及び抵抗Ｒ
、Ｒと、第２のトランジスタ２４ ３４ Ｑ ＳＱ に所定のバイアス電圧を加えるバイア２
３２ ス回路Ｂ −Ｂ ａと、上記論理回路１からの入力信
号Ｔ、に基づいてデータを出力端Ｄ から出＋ｎ
ｏｎ力する出力段回路Ｄ 、Ｄ とを備える構
成であ３ る。
のいずれかが入力され、該入力された信号に基づいて逆
相信号を生成する逆相信号生成回路０．０ と、該逆相
信号が入力され、逆相信３ 号Ｔ の立上がり時に、過渡的大電流信号Ｔ、を生成す
ると共に、逆相信号ＴＩｌの立下がり時に過渡的遮断信
号Ｔ、を生成するコンデンサＣ２１’Ｃ３１及び抵抗Ｒ
、Ｒと、第２のトランジスタ２４ ３４ Ｑ ＳＱ に所定のバイアス電圧を加えるバイア２
３２ ス回路Ｂ −Ｂ ａと、上記論理回路１からの入力信
号Ｔ、に基づいてデータを出力端Ｄ から出＋ｎ
ｏｎ力する出力段回路Ｄ 、Ｄ とを備える構
成であ３ る。
次に、上記構成に基づく本実施例回路の動作を第３図を
参照して説明する。本実施例回路を形成する出力回路２
はＯＲ回路として動作し、また出力回路３はＮＯＲ回路
として動作する。
参照して説明する。本実施例回路を形成する出力回路２
はＯＲ回路として動作し、また出力回路３はＮＯＲ回路
として動作する。
まず、論理回路１の入力端Ｄ に入力データが１１
入力され、この入力データに対応する入力信号Ｔ、（第
３図参照）がトランジスタＱ１２のコレツタ側から出力
回路２に入力される。また、論理回路１のトランジスタ
Ｑ１１のコレクタ側から出力回路３に上記入力信号Ｔ
と逆相の入力信号（図示ｎ を省略）が入力される。
３図参照）がトランジスタＱ１２のコレツタ側から出力
回路２に入力される。また、論理回路１のトランジスタ
Ｑ１１のコレクタ側から出力回路３に上記入力信号Ｔ
と逆相の入力信号（図示ｎ を省略）が入力される。
以下、出力回路２の動作について説明する。
上記出力回路２は入力信号Ｔ をトランジスタＱ 、
Ｑ に各々ベース側に印加され、トランプ３２１ スタＱ２３を含む逆相信号生成回路０２において入力信
号Ｔ１−波形に対して逆相の逆相信号Ｔ、を生成する。
Ｑ に各々ベース側に印加され、トランプ３２１ スタＱ２３を含む逆相信号生成回路０２において入力信
号Ｔ１−波形に対して逆相の逆相信号Ｔ、を生成する。
上記逆相信号Ｔ はコンデンサＣ２１に印加され、コン
デンサＣ２１及び抵抗Ｒ２４にて構成される微分回路に
おいて逆相信号Ｔ の立上がり時に過渡的大電流信号Ｔ
Ｉが生成され、また逆相信号Ｔ１１の立下がり時に過渡
的遮断信号Ｔ、が生成される。
デンサＣ２１及び抵抗Ｒ２４にて構成される微分回路に
おいて逆相信号Ｔ の立上がり時に過渡的大電流信号Ｔ
Ｉが生成され、また逆相信号Ｔ１１の立下がり時に過渡
的遮断信号Ｔ、が生成される。
他方、上記入力信号Ｔ、が入力されたトランプＩＩ
スタＱ２＋は、該入力信号Ｔ１ｎの正相信号Ｔｐに対応
して出力信号がエミッタ側から出力される。
して出力信号がエミッタ側から出力される。
このトランジスタＱ２１のエミッタ側から出力される出
力信号は、定常時においてバイアス回路Ｂ２により出力
される所定の電圧ｖＲ２４（抵抗Ｒ２４の電圧降下分）
がトランジスタＱ２２のベース側に印加されており、こ
の印加された電圧により定まる電流がトランジスタＱ
、Ｑ に定電流と１２２ して流れる。
力信号は、定常時においてバイアス回路Ｂ２により出力
される所定の電圧ｖＲ２４（抵抗Ｒ２４の電圧降下分）
がトランジスタＱ２２のベース側に印加されており、こ
の印加された電圧により定まる電流がトランジスタＱ
、Ｑ に定電流と１２２ して流れる。
いま、上記入力信号Ｔ が“Ｈ′から“Ｌ”のレベルに
変化すると（第３図における時刻１．）、抵抗Ｒ２２端
の逆相信号Ｔ１１は“Ｌ”からＨ′のレベルに変化する
。この逆相信号Ｔ の立上がり時にコンデンサＣ及び抵
抗Ｒ２４から成る微分回１ 路により過渡的大電流信号ＴＩが生成される（第３図を
参照）。
変化すると（第３図における時刻１．）、抵抗Ｒ２２端
の逆相信号Ｔ１１は“Ｌ”からＨ′のレベルに変化する
。この逆相信号Ｔ の立上がり時にコンデンサＣ及び抵
抗Ｒ２４から成る微分回１ 路により過渡的大電流信号ＴＩが生成される（第３図を
参照）。
この過渡的大電流信号Ｔ が出力段回路Ｄ２のトランジ
スタＱ２２のベース側に供給され、このトランジスタＱ
は出力端Ｄ に接続された負荷２２ ａ
ｏｊ 側のデータとしての蓄積電荷を急速に放電することとな
る。
スタＱ２２のベース側に供給され、このトランジスタＱ
は出力端Ｄ に接続された負荷２２ ａ
ｏｊ 側のデータとしての蓄積電荷を急速に放電することとな
る。
これとは逆に、上記入力信号Ｔ、が“Ｌ”からＩＩ
“Ｈ”のレベルに変化すると（第３図における時刻ｔ２
）、逆相信号ＴＩｌは“Ｈ”から“Ｌ”のレベルに変化
する。この逆相信号Ｔ の立下がり時にコンデンサＣ及
び抵抗Ｒ２４から威る微分回路１ により過渡的遮断信号Ｔ、が生成される（第３図を参照
）。
）、逆相信号ＴＩｌは“Ｈ”から“Ｌ”のレベルに変化
する。この逆相信号Ｔ の立下がり時にコンデンサＣ及
び抵抗Ｒ２４から威る微分回路１ により過渡的遮断信号Ｔ、が生成される（第３図を参照
）。
この過渡的遮断信号Ｔ がトランジスタＱ２２のベース
側に供給され、このトランジスタＱ２２はカット・オフ
状態となり、トランジスタＱ２１を通して出力端Ｄ
から負荷側にデータ（出力信号）ａｔ としての電荷が急速に供給されることとなる。
側に供給され、このトランジスタＱ２２はカット・オフ
状態となり、トランジスタＱ２１を通して出力端Ｄ
から負荷側にデータ（出力信号）ａｔ としての電荷が急速に供給されることとなる。
また、出力回路３についても上記出力回路２と同様に論
理回路１からの信号に基づいて動作することとなる。
理回路１からの信号に基づいて動作することとなる。
次に、上記出力回路２及び出力回路３へ論理回路１から
ＯＲ／Ｎ ＯＲの両出力を同時に出力する場合の動作に
ついて上記第２図及び第３図に基づいて説明する。
ＯＲ／Ｎ ＯＲの両出力を同時に出力する場合の動作に
ついて上記第２図及び第３図に基づいて説明する。
まず、論理回路１に入力信号り、が入力されるｎ
と、これと同相波形の信号が出力回路２へ出力され、他
方上記入力信号り、に対して逆相波形の信ｎ 号が出力回路３へ出力される。上記出力回路２は入力信
号り、と同相波形の信号に基づいて逆相信ｎ 号生成回路０２で逆相信号Ｔ１１が生成され、この逆相
信号Ｔ がコンデンサＣ２１に入力されると共口 に、入力信号Ｄ と同相波形の正相信号Ｔ が出ｎ
ｐ力
投回路Ｄ のトランジスタＱ２１にベース電流として供
給される。
方上記入力信号り、に対して逆相波形の信ｎ 号が出力回路３へ出力される。上記出力回路２は入力信
号り、と同相波形の信号に基づいて逆相信ｎ 号生成回路０２で逆相信号Ｔ１１が生成され、この逆相
信号Ｔ がコンデンサＣ２１に入力されると共口 に、入力信号Ｄ と同相波形の正相信号Ｔ が出ｎ
ｐ力
投回路Ｄ のトランジスタＱ２１にベース電流として供
給される。
また、上記出力回路３は入力信号り、に対してＩＩ
逆相波形の信号に基づいて逆相信号生成回路０３で逆相
信号Ｔ （出力回路３への入力信号に対して逆相の信号
となる）を生成し、この逆相信号Ｔ がコンデンサＣ３
１に入力されると共に、入力信号Ｄ と逆相波形の正相
信号Ｔ が出力段回路ｐ Ｄ のトランジスタＱ３１にベース電流として供給して
いる。
信号Ｔ （出力回路３への入力信号に対して逆相の信号
となる）を生成し、この逆相信号Ｔ がコンデンサＣ３
１に入力されると共に、入力信号Ｄ と逆相波形の正相
信号Ｔ が出力段回路ｐ Ｄ のトランジスタＱ３１にベース電流として供給して
いる。
即ち、上記出力回路２．３における各逆相信号生成回路
Ｏ、Ｏにおいて、各出力段回路Ｄ ２ 。
Ｏ、Ｏにおいて、各出力段回路Ｄ ２ 。
３
Ｄ のトランジスタＱ 、Ｑ を駆動制御する入３
２１ ３＋ 力信号Ｔ に同相の正相信号Ｔ と、トランジスｎ
ｐりＱ 、
Ｑ を駆動制御するためにコンデンサ２３２ Ｃ、Ｃに入力される逆相信号Ｔ とが相互の２１ ３
Ｉ ｎスイッチング動作に影響
を与えることなく個別独立に生成できることとなり、各
出力回路２，３へ論理回路■からＯＲ／ＮＯＲの各出力
を同時に出力した場合であっても論理回路１の動作速度
を損うことはない。
２１ ３＋ 力信号Ｔ に同相の正相信号Ｔ と、トランジスｎ
ｐりＱ 、
Ｑ を駆動制御するためにコンデンサ２３２ Ｃ、Ｃに入力される逆相信号Ｔ とが相互の２１ ３
Ｉ ｎスイッチング動作に影響
を与えることなく個別独立に生成できることとなり、各
出力回路２，３へ論理回路■からＯＲ／ＮＯＲの各出力
を同時に出力した場合であっても論理回路１の動作速度
を損うことはない。
第４図は本発明の他の実施例回路の回路構成を示し、同
図において出力回路２に制御用の信号を出力する論理回
路１をコレクタドッテドゲードで構成した場合であって
も、出力回路２の逆相生成回路０２１により正相信号及
び逆相信号の各出力を簡略な回路構成で形成できること
となる。
図において出力回路２に制御用の信号を出力する論理回
路１をコレクタドッテドゲードで構成した場合であって
も、出力回路２の逆相生成回路０２１により正相信号及
び逆相信号の各出力を簡略な回路構成で形成できること
となる。
第５図は本発明の他の実施例回路の回路構成を示し、同
図において出力回路２における出力段回路Ｄ２は、前記
第２図記載の実施例と比較して抵抗Ｒ２１及びコンデン
サＣ２２を省略して構成する。
図において出力回路２における出力段回路Ｄ２は、前記
第２図記載の実施例と比較して抵抗Ｒ２１及びコンデン
サＣ２２を省略して構成する。
このように、各素子を省略することによっても前記各実
施例と同様の作成及び効果を奏することができ、特にＬ
ＳＩで形成した場合には素子数を減少させることができ
ることとなる。
施例と同様の作成及び効果を奏することができ、特にＬ
ＳＩで形成した場合には素子数を減少させることができ
ることとなる。
以上説明したように、本発明においては、単一の入力信
号に基づいて正相信号及び逆相信号を正相・逆相信号生
成手段にて生成し、該逆相信号に基づいて過渡的大電流
信号及び過渡的遮断信号を過渡信号生成手段にて生成し
、出力段を形成する第１のトランジスタを正相信号で駆
動制御すると共に、第２のトランジスタを過渡的大電流
信号及び過渡的遮断信号に基づいて駆動制御することに
より、入力信号発生側の回路構成に依存することなく隔
絶して正相・逆相の両信号を容易に生成できる効果を奏
する。特に、ＯＲ／Ｎ０ＲＳＡＮＤ／ＮＡＮＤ等の両出
力を同時に出力する場合には、相互間において過渡信号
生成手段による他方の電位変化に影響を与えることがな
くなり、スイッチング動作の高速性を維持できる効果を
奏する。
号に基づいて正相信号及び逆相信号を正相・逆相信号生
成手段にて生成し、該逆相信号に基づいて過渡的大電流
信号及び過渡的遮断信号を過渡信号生成手段にて生成し
、出力段を形成する第１のトランジスタを正相信号で駆
動制御すると共に、第２のトランジスタを過渡的大電流
信号及び過渡的遮断信号に基づいて駆動制御することに
より、入力信号発生側の回路構成に依存することなく隔
絶して正相・逆相の両信号を容易に生成できる効果を奏
する。特に、ＯＲ／Ｎ０ＲＳＡＮＤ／ＮＡＮＤ等の両出
力を同時に出力する場合には、相互間において過渡信号
生成手段による他方の電位変化に影響を与えることがな
くなり、スイッチング動作の高速性を維持できる効果を
奏する。
Ｏ３・・・逆相信号生成回路
Ｂ３・・・バイアス回路
Ｄ３・・・出力段回路
Ｃ３１・・・コンデンサ
Ｏ１２” ＋３＝ Ｑ２＋” ２２” ２３” ３１
’Ｑ３３・・・トランジスタ
’Ｑ３３・・・トランジスタ
第１図は本発明の原理説明図、
第２図は本発明の一実施例回路構成図、第３図は第２図
記載の実施例における入力信号に対する各波形図、 第４図及び第５図は本発明の各地の実施例回路構成図、 第６図は従来回路の回路構成図を示す。 １・・・カレントソース（ＣＳ）部
記載の実施例における入力信号に対する各波形図、 第４図及び第５図は本発明の各地の実施例回路構成図、 第６図は従来回路の回路構成図を示す。 １・・・カレントソース（ＣＳ）部
Claims (1)
- 【特許請求の範囲】 １、論理回路に接続され、高電位側電源と低電位側電源
との間に第１のトランジスタと第２のトランジスタとを
直列接続し、該直列接続中点を出力端とする論理回路の
出力回路において、上記高電位側電源と低電位側電源と
の間に第１及び第２の各トランジスタに対して並列接続
され、上記論理回路から出力される単一の入力信号に基
づいて正相信号及び逆相信号を生成する正相・逆相信号
生成手段と、 上記逆相信号の立上がり時に過渡的大電流信号を生成す
ると共に、逆相信号の立下がり時に過渡的遮断信号を生
成する過渡信号生成手段とを備え、上記直列接続された
第１のトランジスタを正相信号に基づき駆動制御すると
共に、第２のトランジスタを上記過渡的大電流信号及び
過渡的遮断信号に基づき駆動制御すること を特徴とする出力回路。 ２、高電位側電源と低電位側電源との間に、入力信号に
基づいて差動的に電流切替えを行なう一対のトランジス
タで形成される論理回路に並列接続され、第１のトラン
ジスタと第２のトランジスタとを直列接続して形成され
、該直列接続中点を出力端とする論理回路の出力回路に
おいて、上記高電位側電源と低電位側電源との間に第１
及び第２の各トランジスタに対して並列接続され、上記
論理回路の一対のトランジスタのうち一方のコレクタ側
から出力される単一の入力信号に基づいて正相信号及び
逆相信号を生成する正相・逆相信号生成手段と、 上記逆相信号の立上がり時に過渡的大電流信号を生成す
ると共に、逆相信号の立下がり時に過渡的遮断信号を生
成する過渡信号生成手段とを備え、上記直列接続された
第１のトランジスタを正相信号に基づき駆動制御すると
共に、第２のトランジスタを上記過渡的大電流信号及び
過渡的遮断信号に基づき駆動制御すること を特徴とする出力回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339451A JPH03201718A (ja) | 1989-12-28 | 1989-12-28 | 出力回路 |
| KR1019900014677A KR930009491B1 (ko) | 1989-09-18 | 1990-09-17 | Ecl회로 |
| EP19900310171 EP0423940A3 (en) | 1989-09-18 | 1990-09-18 | A logic circuit |
| US07/896,929 US5216296A (en) | 1989-09-18 | 1992-06-11 | Logic circuit having sharper falling edge transition |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1339451A JPH03201718A (ja) | 1989-12-28 | 1989-12-28 | 出力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03201718A true JPH03201718A (ja) | 1991-09-03 |
Family
ID=18327590
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1339451A Pending JPH03201718A (ja) | 1989-09-18 | 1989-12-28 | 出力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03201718A (ja) |
-
1989
- 1989-12-28 JP JP1339451A patent/JPH03201718A/ja active Pending
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