JPH01309420A - アドレスデコーダ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、ＥＣＬ回路で構成するときのアドレスデコー
ダに関するものである。

従来の技術 従来のＮビットのアドレスデコーダは、アドレスバッフ
ァＮ個とデコード回路２Ｎ個とにより構成されている。

Ｎ＝３のときの回路図を第２図に示す。このときアドレ
スバッファ３１〜３３とデコード回路３４〜４１とによ
り構成されている。アドレスバッファ３１は、定電流源
４９をトランジスタ４５．４６でスイッチさせることで
入力アドレスのフンプリメンタリ出力を得るもので、他
にその電位を決める抵抗４２、’、　４３、ダイオード
２９から構成されている。他のアドレスバッファ３２．
３４も同様の回路構成である。

デコード回路３４は、エミッタを３個持つマルチエミッ
タトランジスタ４８をもち、そのコレクタは同じマルチ
エミッタトランジスタ４８のベース、出力バッファ・ト
ランジスタ４７のベース、抵抗４４が接続され、その抵
抗４４はアドレスバソファ３１の抵抗４２．４３と同じ
ものである。

マルチエミッタトランジスタ４８の各エミッタは、デコ
ードするアドレスの論理に応じてアドレスバッファのコ
ンプリメンタリ出力６本のうちの３本と接続されている
。トランジスタ４７のエミッタは定電流源５０に接続さ
れている。アドレスデコード出力は、このトランジスタ
４７のエミッタから得られる。

このマルチエミッタトランジスタ４８のエミッタと接続
されている信号線がすべて論理値゛１′のときのみ、ト
ランジスタ４７のベース電位が上がりデコード回路の出
力が、論理値′１”となる。

このような動作でアドレスのデコードを行っている。ほ
かのデコード回路３５〜４１も同様な回路構成である。

この第２図の回路において、各デコード回路の出力の設
計電位振幅をＶＰ−Ｐｌ　　デコード回路の抵抗４４（
Ｒ）を流れる電流とアドレスバッファの抵抗４２．４３
　（Ｒ）を流れる電流をを■、アドレスバッファの定電
流源４９の電流をＩ８としたとき、Ｖｐ−２＝ＩＸＲ（
１） ３ＸＬ＝ＳＸＩ十（２３−１）ＸＩ　　　（２）の２式
が成り立つ。従ってＶＰ−Ｐ、Ｌを決定し、上記２式の
連立方程式を解けば、Ｒと■か求められる。Ｎビットの
アドレスデコーダの場合は、３をＮに置き換えれば設計
できる。

このデコード回路において出力バッファのトランジスタ
４７の直流電流増幅率をｈｔｅて表し、エミッタ電流を
ＩＤ　＋　ｉｅとするとベース電流Ｉ９は、Ｌ＝　（Ｉ
ｎ＋ｉ＋＋）　／ｈｒ。　　　　　　　　（３）となる
。

上記のデコード回路の出力のレファレンス電圧を得るに
は、従来第３図に示すようなレファレンス電圧発生回路
を用いていた。このレファレンス電圧発生回路は、抵抗
５１、トランジスタ５２．２個の定電流源５３．５４に
より構成されており、トランジスタ５２のエミッタから
レファレンス電圧を発生させている。この電圧Ｖ、。ｒ
　は、電源電圧Ｖｃｃと抵抗５１（Ｒ）と抵抗５１を流
れる電流■とトランジスタ５２のベース・エミッタ間電
圧Ｖ８Ｅにより、直流電流増幅率ｈ「。が十分に大きい
とすると ■、。ｔ　　＝Ｖｃｃ　−Ｉ　ＸＲ−ＶＩＩＥ　　　　
　　（４）で決定される。この回路は、抵抗Ｒまたは電
流Ｉを変化させることでレファレンス電圧値■、。「　
を設計することができる。

発明が解決しようとする課題 しかしながら、ＬＳＩプロセスのバラツキによりトラン
ジスタのｈ「。の値は、必ずしも設計値どおりにならな
い。つまりデコード回路のトランジスタのｈｔｅ　も同
様であり、出力電圧も設計値に一致しない。また通常、
デコード回路の出力の負荷は大きく高速化のため大電流
を駆動する必要がある。このとき、マルチエミッタトラ
ンジスタのコレクタに接続されている抵抗Ｒとベース電
流による電圧降下△Ｖが著しく大きくなる。　（２）式
よ△Ｖ＝ＲＸＩｅ ＝ＲＸ（Ｉ。＋ｉ＋＋　）　／　ｈ＋。　　　　　　（
５）となる。

このためデコード回路の出力のレファレンス電圧発生回
路を計算により設計しても補償されたレファレンス電圧
を得ることは難しいという問題を宵していた。つまり、
従来の回路ではレファレンス電圧を発生させるには抵抗
Ｒと電流■の値をかなり慎重に設計する必要があった。

本発明はかかる点に鑑み、デコード回路の出力信号に対
するレファレンス電圧を正確に発生し、安定した動作を
補償するアドレスデコーダを提供することを目的とする
。

課題を解決するための手段 本発明は、すべてのコンプリメンタリ信号の正負の両方
の信号線に対してエミッタを一対一に接続しているマル
チエミッタトランジスタを備え、そのコレクタに接続さ
れる抵抗はデコード回路の抵抗の２分の１の値の抵抗を
直列に接続し、それらの間の分圧された電位をバッファ
リングしてレファレンス電圧を発生するレファレンス電
圧発生回路を持つアドレスデコーダである。

作用 本発明は前記した構成により、レファレンス電圧発生回
路のマルチエミッタトランジスタのすべてのエミッタと
すべてのコンプリメンタリ信号の正負の両方の信号線を
接続することでその出力は、デコード回路の抵抗による
電圧効果による論理値Ｉｌｌ、　ＩＱ＋の電位レベルが
変化してもレファレンス電圧発生回路の出力はその変化
に追従して補償されたレファレンス電圧を供給し、より
安定したアドレスデコーダを実現できる。

実施例 第１図は、本発明を用いた３ビツトのアドレスデコーダ
である。本アドレスデコーダは、３個のアドレスバッフ
ァ１．２．３と８個のデコード回路４〜１１とレファレ
ンス電圧発生回路１２とから構成されている。

レファレンス電圧発生回路は１２は、マルチエミッタト
ランジスタ２３がコンプリメンタリ信号の正負の両方の
信号線すべてと一対一に接続されていて、そのコレクタ
とＶｃｃの間には２個の抵抗１６．１７が直列に接続さ
れている。これらの抵抗値は、アドレスバッファで用い
た抵抗値の２分の１に等しい。また抵抗１６と抵抗１７
の間とトランジスタ２１のベースが接続され、そのコレ
クタはＶ。０と、エミッタは電流源２６に接続されてい
る。このときレファレンス電圧はトランジスタ２１のエ
ミッタに現れる。

デコード回路４〜１１は、従来から用いられているもの
である。

デコード回路の出力をメモリ回路におけるワード線とし
て用いるとき、そのときのデコード回路の出力の設計電
位振幅をＶＰ−ρ、　デコーダ回路の抵抗１５（Ｒ）を
流れる電流きアドレスバッファの抵抗１３．１４（Ｒ）
を流れる電流をを１１　　アドレスバッファの定電流源
２４の電流をＩ２としたと　　　　□き、レファレンス
電圧発生回路の抵抗を流れる電流をＩとし、抵抗１６．
１７はアドレスバッファて用いた抵抗値の２分の１を直
列に接続して設計する。このとき、レファレンス電圧発
生回路１２は常に選択されるデコード回路として考えら
れるので、前述の（１）、　（２）式のように、ＶＰ−
ρ　＝　Ｉ　ＸＲ（ｆ３） ３ＸＬ：３ＸＩ＋７ＸＩ＋Ｉ　　　　、（７）の２式が
成り立つ。従ってＶＰ−ＰＮ　　Ｉ９を決定し、上記２
式の連立方程式を解けば、抵抗Ｒと電流■が求められる
。

Ｎビットのアドレスデコーダを設計する場合は、アドレ
スバッファＮ個とデコード回路２Ｎ個とレファレンス電
圧発生回路１個で構成し、３をＮに置き換えて設計すれ
ばよい。

この発明を用いるとトランジスタのｈｔｅのバラツキと
ベース電流と抵抗による電圧効果を考える必要はなくな
り、設計は簡単になり補償されたレファレンス電圧を得
ることができる。

発明の詳細 な説明したように、本発明によれば、アドレスデコーダ
の出力を正確でかつ補償されたレファレンス電圧を簡単
に発生させることができ、アドレスデコーダの出力を用
いてＥＣＬ回路を組むときその実用効果は大きい。

【図面の簡単な説明】

第１図は実施例で示した３ビツトアドレスデコーダの回
路図、第２図は従来の技術の論じたアドレスデコーダの
回路図、第３図は従来のレファレンス電圧発生回路の回
路図である。 １〜３・・・・・・アドレスバッファ、４〜１１・・・
・・・デコード回路、１２・・・・・・レファレンス電
圧発生回路、１３〜１７・・・・・・抵抗、１８〜２１
・・・・・・トランジスタ、２２．２３・・・・・・マ
ルチエミッタトランジスタ、２４〜２６・・・・・・定
電流源、２７・旧・・ダイオード。

Claims (1)

【特許請求の範囲】
1. ＥＣＬ回路における、入力アドレスのコンプリメンタリ
   信号を作るアドレスバッファとマルチエミッタトランジ
   スタを有し、このエミッタをデコードしたいアドレスに
   応じてそのアドレスのコンプリメンタリ信号と接続する
   ことにより、入力アドレスに対応した出力バッファのト
   ランジスタを駆動するデコード回路とにより構成される
   アドレスデコーダにおいて、アドレスのコンプリメンタ
   リ信号の正負の両方とすべてエミッタを一対一に接続す
   るマルチエミッタトランジスタを有し、常に選択されて
   いるデコード回路をとして付加し、このデコード回路に
   より他のデコード回路の出力のレファレンス電圧を発生
   せしめることを特徴とするアドレスデコーダ。