JPH0320932B2 - - Google Patents
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- JPH0320932B2 JPH0320932B2 JP59145197A JP14519784A JPH0320932B2 JP H0320932 B2 JPH0320932 B2 JP H0320932B2 JP 59145197 A JP59145197 A JP 59145197A JP 14519784 A JP14519784 A JP 14519784A JP H0320932 B2 JPH0320932 B2 JP H0320932B2
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Links
- 125000004122 cyclic group Chemical group 0.000 claims description 11
- 238000000034 method Methods 0.000 claims description 6
- 230000000630 rising effect Effects 0.000 description 4
- 230000003111 delayed effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 230000001360 synchronised effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
Landscapes
- Detection And Correction Of Errors (AREA)
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は汎用メモリを用いて任意のビツト長の
巡回符号を発生するための巡回符号発生方式に関
する。
巡回符号を発生するための巡回符号発生方式に関
する。
（従来技術）
従来、巡回符号の発生には、ｎビツト（例えば
８ビツト）のパラレル出力を有する汎用メモリの
データをＰ／Ｓ変換器（パラレル／シリアル変換
器）にロードし、クロツクのタイミングに応じて
ロードしたデータを１ビツトづつシリアルに出力
する方法がとられていた。そして、ｎビツトのシ
リアルデータを出力し終わるとメモリのアドレス
を設定するアドレスカウンタを１つ歩進させ、再
びデータのロードを行い、予め記憶しておいたデ
ータを順次出力するようにしている。また、デー
タを格納した最終アドレスに達した場合にはアド
レスカウンタを初期値にリセツトし、再び初めの
データを繰り返して出力するようにしている。
８ビツト）のパラレル出力を有する汎用メモリの
データをＰ／Ｓ変換器（パラレル／シリアル変換
器）にロードし、クロツクのタイミングに応じて
ロードしたデータを１ビツトづつシリアルに出力
する方法がとられていた。そして、ｎビツトのシ
リアルデータを出力し終わるとメモリのアドレス
を設定するアドレスカウンタを１つ歩進させ、再
びデータのロードを行い、予め記憶しておいたデ
ータを順次出力するようにしている。また、デー
タを格納した最終アドレスに達した場合にはアド
レスカウンタを初期値にリセツトし、再び初めの
データを繰り返して出力するようにしている。
ところで、この種の巡回符号の用途の１つとし
てランダムデータの発生が考えられ、この場合、
予め不規則なデータをメモリに記憶しておくこと
により連続したランダムデータのパルス列を得る
ことができる。しかしながら、上記の構成におい
てはＰ／Ｓ変換器から出力されるシリアルデータ
は常にｎビツト単位となるため、ｎの倍数のビツ
ト長のシリアルデータが繰り返されることとな
り、長い周期で見た場合、ランダム性が満足され
ないという欠点があつた。
てランダムデータの発生が考えられ、この場合、
予め不規則なデータをメモリに記憶しておくこと
により連続したランダムデータのパルス列を得る
ことができる。しかしながら、上記の構成におい
てはＰ／Ｓ変換器から出力されるシリアルデータ
は常にｎビツト単位となるため、ｎの倍数のビツ
ト長のシリアルデータが繰り返されることとな
り、長い周期で見た場合、ランダム性が満足され
ないという欠点があつた。
また、上記の用途以外にあつても、任意のビツ
ト長の巡回符号を必要とする場合が多い。
ト長の巡回符号を必要とする場合が多い。
（発明の目的）
本発明は上記の点に鑑み提案されたものであ
り、その目的とするところは、簡易な構成にして
任意のビツト長の巡回符号を発生することのでき
る巡回符号発生方式を提供することにある。
り、その目的とするところは、簡易な構成にして
任意のビツト長の巡回符号を発生することのでき
る巡回符号発生方式を提供することにある。
（発明の構成）
以下、実施例を示す図面に沿つて本発明を詳述
する。
する。
第１図は本発明を具体化した巡回符号発生器の
構成を示したものである。図において構成を説明
すると、Ｐ／Ｓ変換器（パラレル／シリアル変換
器）１のデータ入力端子DINにはメモリ２のデー
タ出力端子DOUT（ｎビツトからなる。）が接続さ
れ、このメモリ２のアドレス入力端子AINにはア
ドレスカウンタ３のアドレス出力端子AOUTが接
続され、アドレスカウンタ３から与えられるアド
レスに応じた記憶内容がメモリ２からＰ／Ｓ変換
器１に与えられるようになつている。ここで、
Ｐ／Ｓ変換器１はデータ入力端子DINに入力した
パラレルのデータをシリアルなデータ列として出
力端子Ｑから出力する機能を有するもので、詳細
には、シフト／ロード制御入力端子Ｓ／Ｌが、一
レベルである時にクロツク入力端子CKにクロツ
クが入ると正の立上りでデータ入力端子DINに与
えられたｎビツトのデータをロードし（この時、
出力端子Ｑにはロードしたデータの先頭ビツトが
現われている。）、一方、シフト／ロード制御入力
端子Ｓ／Ｌがハイレベルである時にクロツク入力
端子CKにクロツクが入るとロードされたデータ
を順次シフトし、出力していくものである。
構成を示したものである。図において構成を説明
すると、Ｐ／Ｓ変換器（パラレル／シリアル変換
器）１のデータ入力端子DINにはメモリ２のデー
タ出力端子DOUT（ｎビツトからなる。）が接続さ
れ、このメモリ２のアドレス入力端子AINにはア
ドレスカウンタ３のアドレス出力端子AOUTが接
続され、アドレスカウンタ３から与えられるアド
レスに応じた記憶内容がメモリ２からＰ／Ｓ変換
器１に与えられるようになつている。ここで、
Ｐ／Ｓ変換器１はデータ入力端子DINに入力した
パラレルのデータをシリアルなデータ列として出
力端子Ｑから出力する機能を有するもので、詳細
には、シフト／ロード制御入力端子Ｓ／Ｌが、一
レベルである時にクロツク入力端子CKにクロツ
クが入ると正の立上りでデータ入力端子DINに与
えられたｎビツトのデータをロードし（この時、
出力端子Ｑにはロードしたデータの先頭ビツトが
現われている。）、一方、シフト／ロード制御入力
端子Ｓ／Ｌがハイレベルである時にクロツク入力
端子CKにクロツクが入るとロードされたデータ
を順次シフトし、出力していくものである。
次いで、リングカウンタ４の出力端子QDはア
ドレスカウンタ３のクロツク入力端子CKに接続
され、出力端子QHはインバータI1を介して前記の
Ｐ／Ｓ変換器１のシフト／ロード制御入力端子
Ｓ／Ｌに接続されている。また、リングカウンタ
４のクロツク入力端子CKにはインバータI2を介
してＰ／Ｓ変換器１に与えられているクロツクと
は反転した信号が与えられている。
ドレスカウンタ３のクロツク入力端子CKに接続
され、出力端子QHはインバータI1を介して前記の
Ｐ／Ｓ変換器１のシフト／ロード制御入力端子
Ｓ／Ｌに接続されている。また、リングカウンタ
４のクロツク入力端子CKにはインバータI2を介
してＰ／Ｓ変換器１に与えられているクロツクと
は反転した信号が与えられている。
一方、アドレスカウンタ３のアドレス出力
AOUTは比較回路６に導かれ、設定回路５で与え
られた設定入力と一致するかどうかが判別される
ようになつている。また、リングカウンタ４の出
力も適宜に選択されて比較回路８に導かれ、設定
回路７で与えられた設定入力と一致するかどうか
が判別されるようになつている。次いで、比較回
路６の一致を示す出力信号S1はアドレスカウンタ
３のロード端子LDに与えられると共に、比較回
路８の一致を示す出力信号S2と伴つてアンドゲー
トG1の入力端子に与えられている。なお、前記
ロード端子LDはアドレスカウンタ３のアドレス
出力AOUTを所定の値にプリセツトするデータを
ロードするためのもので、該ロード端子LDがハ
イレベルとなつた際にクロツクが入力すると、デ
ータ入力端子DINに与えられた値をロードするも
のである。この例ではデータ入力端子DINはグラ
ンドレベルに設定されているので、ロードが行わ
れた際にはアドレスカウンタ３のアドレス出力
AOUTはゼロに初期化される。
AOUTは比較回路６に導かれ、設定回路５で与え
られた設定入力と一致するかどうかが判別される
ようになつている。また、リングカウンタ４の出
力も適宜に選択されて比較回路８に導かれ、設定
回路７で与えられた設定入力と一致するかどうか
が判別されるようになつている。次いで、比較回
路６の一致を示す出力信号S1はアドレスカウンタ
３のロード端子LDに与えられると共に、比較回
路８の一致を示す出力信号S2と伴つてアンドゲー
トG1の入力端子に与えられている。なお、前記
ロード端子LDはアドレスカウンタ３のアドレス
出力AOUTを所定の値にプリセツトするデータを
ロードするためのもので、該ロード端子LDがハ
イレベルとなつた際にクロツクが入力すると、デ
ータ入力端子DINに与えられた値をロードするも
のである。この例ではデータ入力端子DINはグラ
ンドレベルに設定されているので、ロードが行わ
れた際にはアドレスカウンタ３のアドレス出力
AOUTはゼロに初期化される。
次いで、アンドゲートG1の出力OG1はノアゲー
トG2の出力OG2とともにオアゲートG3の入力端子
に与えられ、該オアゲートG3の出力はリングカ
ウンタ４の入力端子Ａに与えられている。ここ
で、入力端子Ａはリングカウンタ４を構成する内
部のシフトレジスタの初段をセツトするためのも
ので、入力端子Ａがハイレベルの状態でクロツク
が入ると初段のシフトレジスタの出力QAが“１”
に転じる。また、リングカウンタ４は通常のリン
グカウンタとは若干異なり、信号QHを除く各出
力のノアが比較器出力とオア論理でリングカウン
タ４の入力端子Ａに印加されている。そのため、
中間のシフトレジスタにハイレベルの段がある状
態で比較器出力にハイレベルが出力されクロツク
が印加されると、同時に２つハイレベルになる段
が現われることになる。
トG2の出力OG2とともにオアゲートG3の入力端子
に与えられ、該オアゲートG3の出力はリングカ
ウンタ４の入力端子Ａに与えられている。ここ
で、入力端子Ａはリングカウンタ４を構成する内
部のシフトレジスタの初段をセツトするためのも
ので、入力端子Ａがハイレベルの状態でクロツク
が入ると初段のシフトレジスタの出力QAが“１”
に転じる。また、リングカウンタ４は通常のリン
グカウンタとは若干異なり、信号QHを除く各出
力のノアが比較器出力とオア論理でリングカウン
タ４の入力端子Ａに印加されている。そのため、
中間のシフトレジスタにハイレベルの段がある状
態で比較器出力にハイレベルが出力されクロツク
が印加されると、同時に２つハイレベルになる段
が現われることになる。
なお、図示の例ではリングカウンタ４を８ビツ
トに想定し、その出力QDからアドレスカウンタ
３にクロツクを与え、出力QHからインバータI1を
介してＰ／Ｓ変換器１にシフト／ロード制御信号
Ｓ／Ｌを与えるようにしているが、何らこの結線
に限定されるものでなく、リングカウンタ４の他
の端子を使用してもタイミングの相対的な位置が
変わるだけで、基本的な動作は変わるところがな
い。
トに想定し、その出力QDからアドレスカウンタ
３にクロツクを与え、出力QHからインバータI1を
介してＰ／Ｓ変換器１にシフト／ロード制御信号
Ｓ／Ｌを与えるようにしているが、何らこの結線
に限定されるものでなく、リングカウンタ４の他
の端子を使用してもタイミングの相対的な位置が
変わるだけで、基本的な動作は変わるところがな
い。
第２図は第１図中の各部の信号波形を示したも
ので、以下、第２図を参照して動作を説明する。
なお、第２図イはビツト数の短縮を行わない通常
の動作、第２図ロはビツト数の短縮が行われる際
の動作を示したものである。
ので、以下、第２図を参照して動作を説明する。
なお、第２図イはビツト数の短縮を行わない通常
の動作、第２図ロはビツト数の短縮が行われる際
の動作を示したものである。
第２図において、CKCNTはリングカウンタ４に
与えられるクロツク、CKP/SはＰ／Ｓ変換器１に
与えられるクロツクを夫々示しており、両者はイ
ンバータI2により互いに反転したものとなつてい
るため、正の立上りの動作点は半周期ずれたもの
となつている。また、QA〜QHはリングカウンタ
４の各段のシフトレジスタの出力を示しており、
この例では８ビツトのものを用いている。なお、
このビツト数はメモリ２のパラレルデータ出力の
ビツト数ｎに対応するものである。
与えられるクロツク、CKP/SはＰ／Ｓ変換器１に
与えられるクロツクを夫々示しており、両者はイ
ンバータI2により互いに反転したものとなつてい
るため、正の立上りの動作点は半周期ずれたもの
となつている。また、QA〜QHはリングカウンタ
４の各段のシフトレジスタの出力を示しており、
この例では８ビツトのものを用いている。なお、
このビツト数はメモリ２のパラレルデータ出力の
ビツト数ｎに対応するものである。
また、AOUTはアドレスカウンタ３のアドレス
出力、S1は比較回路６の一致を示す信号、S2は比
較回路８の一致を示す信号、OG1は信号S1，S2の
アンド（論理積）を示すアンドゲートG1の出力
信号、OG2はリングカウンタ４の出力QHを除く各
出力のノアを示すノアゲートG2の出力信号、OG3
は信号OG1と信号OG2とのオアを示すオアゲート
G3の出力信号、Ｓ／ＬはＰ／Ｓ変換器１に与え
られるシフト／ロード制御信号、OUTはＰ／Ｓ
変換器１から出力されるシリアルデータである。
出力、S1は比較回路６の一致を示す信号、S2は比
較回路８の一致を示す信号、OG1は信号S1，S2の
アンド（論理積）を示すアンドゲートG1の出力
信号、OG2はリングカウンタ４の出力QHを除く各
出力のノアを示すノアゲートG2の出力信号、OG3
は信号OG1と信号OG2とのオアを示すオアゲート
G3の出力信号、Ｓ／ＬはＰ／Ｓ変換器１に与え
られるシフト／ロード制御信号、OUTはＰ／Ｓ
変換器１から出力されるシリアルデータである。
しかして、第２図イにおけるビツト数の短縮を
行わない通常の動作にあつては、リングカウンタ
４の出力QDにハイレベルの信号が現われるとア
ドレスカウンタ３にクロツクが入り、アドレス出
力AOUTは１つ歩進する。そして、出力QHにハイ
レベルの信号が現われると、インバータI1を介し
てＰ／Ｓ変換器１のシフト／ロード制御入力端子
Ｓ／Ｌにローレベルの信号が与えられ、その直後
のクロツクCKP/Sの立上りによりメモリ２のデー
タ出力DOUTをＰ／Ｓ変換器１にロードする。この
とき、Ｐ／Ｓ変換器１の出力端子OUTにはロー
ドしたデータの先頭のビツトが現われ、続いてク
ロツクCKP/Sが入る度にｎビツトのデータを順次、
出力端子OUTにシリアルに出力していく。また、
上記の出力QHがハイレベルになつた際にオアゲ
ートG3を介してリングカウンタ４の入力端子Ａ
にハイレベルの信号が与えられ、その直後のクロ
ツクCKCNTの立上りによりリングカウンタ４は初
段のシフトレジスタにハイレベルの信号がセツト
され、リングカウンタ４は元の状態に戻る。その
後もこれらの動作を繰り返し、メモリ２に記憶さ
れたパラレルデータを順次、シリアルデータにし
て送出する。また、アドレスカウンタ３のアドレ
ス出力AOUTが設定回路５で与えられる設定値に
達すると比較回路６から信号が出され、アドレス
カウンタ３のロード端子LDはハイレベルとなり、
その後にリングカウンタ４の出力端子QDからク
ロツクが与えられた際にアドレスが初期化されて
ゼロ番地から再びデータの読み出しが行われる。
行わない通常の動作にあつては、リングカウンタ
４の出力QDにハイレベルの信号が現われるとア
ドレスカウンタ３にクロツクが入り、アドレス出
力AOUTは１つ歩進する。そして、出力QHにハイ
レベルの信号が現われると、インバータI1を介し
てＰ／Ｓ変換器１のシフト／ロード制御入力端子
Ｓ／Ｌにローレベルの信号が与えられ、その直後
のクロツクCKP/Sの立上りによりメモリ２のデー
タ出力DOUTをＰ／Ｓ変換器１にロードする。この
とき、Ｐ／Ｓ変換器１の出力端子OUTにはロー
ドしたデータの先頭のビツトが現われ、続いてク
ロツクCKP/Sが入る度にｎビツトのデータを順次、
出力端子OUTにシリアルに出力していく。また、
上記の出力QHがハイレベルになつた際にオアゲ
ートG3を介してリングカウンタ４の入力端子Ａ
にハイレベルの信号が与えられ、その直後のクロ
ツクCKCNTの立上りによりリングカウンタ４は初
段のシフトレジスタにハイレベルの信号がセツト
され、リングカウンタ４は元の状態に戻る。その
後もこれらの動作を繰り返し、メモリ２に記憶さ
れたパラレルデータを順次、シリアルデータにし
て送出する。また、アドレスカウンタ３のアドレ
ス出力AOUTが設定回路５で与えられる設定値に
達すると比較回路６から信号が出され、アドレス
カウンタ３のロード端子LDはハイレベルとなり、
その後にリングカウンタ４の出力端子QDからク
ロツクが与えられた際にアドレスが初期化されて
ゼロ番地から再びデータの読み出しが行われる。
次に、第２図ロにおけるビツト数の短縮を行つ
た場合について説明する。なお、説明上、設定回
路５の設定値を3F（16進表示）、設定回路７の設
定値を最後から２ビツト目と仮定する。
た場合について説明する。なお、説明上、設定回
路５の設定値を3F（16進表示）、設定回路７の設
定値を最後から２ビツト目と仮定する。
しかして、時刻t1でアドレスカウンタ３のアド
レス出力AOUTが3Fに達すると比較回路６が設定
値との一致を検出してハイレベルの信号を出力
し、アドレスカウンタ３のロード端子LDおよび
アンドゲートG1の一端がハイレベルとなる。そ
の後、時刻t2においてリングカウンタ４の最後か
ら２ビツト目の出力QGがハイレベルとなると比
較回路８が設定値との一致を検出してハイレベル
の信号を出力し、アンドゲートG1は両入力がハ
イレベルとなるためハイレベルの信号を出力し、
オアゲートG3を介してリングカウンタ４の入力
端子Ａにハイレベルの信号を印加する。
レス出力AOUTが3Fに達すると比較回路６が設定
値との一致を検出してハイレベルの信号を出力
し、アドレスカウンタ３のロード端子LDおよび
アンドゲートG1の一端がハイレベルとなる。そ
の後、時刻t2においてリングカウンタ４の最後か
ら２ビツト目の出力QGがハイレベルとなると比
較回路８が設定値との一致を検出してハイレベル
の信号を出力し、アンドゲートG1は両入力がハ
イレベルとなるためハイレベルの信号を出力し、
オアゲートG3を介してリングカウンタ４の入力
端子Ａにハイレベルの信号を印加する。
この状態で時刻t3においてクロツクCKCNTが立
ち上がるとリングカウンタ４は初段のシフトレジ
スタにハイレベルの信号がセツトされ、通常より
も早く信号QAがハイレベルとなる。なお、前述
したように、リングカウンタ４は通常知られてい
るリングカウンタの如く最終段のシフトレジスタ
の出力が初段に印加されてはおらず、そのため、
中間のシフトレジスタにハイレベルの段がある状
態で入力端子Ａにハイレベルの信号が印加されク
ロツクが与えられると、同時に２つハイレベルに
なる段が現われることになる。すなわち、信号
QAがハイレベルになる直前の信号QGの値が信号
QAがハイレベルにセツトされると同時に出力QH
にシフトし、この時点では出力QA，QHがともに
ハイレベルになつている。
ち上がるとリングカウンタ４は初段のシフトレジ
スタにハイレベルの信号がセツトされ、通常より
も早く信号QAがハイレベルとなる。なお、前述
したように、リングカウンタ４は通常知られてい
るリングカウンタの如く最終段のシフトレジスタ
の出力が初段に印加されてはおらず、そのため、
中間のシフトレジスタにハイレベルの段がある状
態で入力端子Ａにハイレベルの信号が印加されク
ロツクが与えられると、同時に２つハイレベルに
なる段が現われることになる。すなわち、信号
QAがハイレベルになる直前の信号QGの値が信号
QAがハイレベルにセツトされると同時に出力QH
にシフトし、この時点では出力QA，QHがともに
ハイレベルになつている。
しかして、出力QHにハイレベルの信号が現わ
れると、インバータI1を介してＰ／Ｓ変換器１の
シフト／ロード制御信号端子Ｓ／Ｌにローレベル
の信号が与えられ、その直後のクロツクCKP/Sの
立上りによりメモリ２のデータ出力DOUTをＰ／Ｓ
変換器１にロードし、続いてクロツクCKP/Sが入
る度にデータを順次、出力端子OUTにシリアル
に出力していく。しかしながら、この期間におい
ては前述の如くリングカウンタ４の出力QAにハ
イレベルがセツトされるのが１クロツク分だけ早
まつているので、Ｐ／Ｓ変換器１における次回の
データのロードのタイミングが早まり、よつて、
時刻t4においては未だ７個のデータしか送出して
いないにも拘わらず次のデータがロードされ、送
出されるシリアルデータのビツト数は短縮される
ことになる。
れると、インバータI1を介してＰ／Ｓ変換器１の
シフト／ロード制御信号端子Ｓ／Ｌにローレベル
の信号が与えられ、その直後のクロツクCKP/Sの
立上りによりメモリ２のデータ出力DOUTをＰ／Ｓ
変換器１にロードし、続いてクロツクCKP/Sが入
る度にデータを順次、出力端子OUTにシリアル
に出力していく。しかしながら、この期間におい
ては前述の如くリングカウンタ４の出力QAにハ
イレベルがセツトされるのが１クロツク分だけ早
まつているので、Ｐ／Ｓ変換器１における次回の
データのロードのタイミングが早まり、よつて、
時刻t4においては未だ７個のデータしか送出して
いないにも拘わらず次のデータがロードされ、送
出されるシリアルデータのビツト数は短縮される
ことになる。
すなわち、比較回路６が設定値（設定回路５）
との一致を検出すると共に、比較回路８が設定値
（設定回路７）との一致を検出すると、ゲート回
路及びリングカウンタ４を介してＰ／Ｓ変換器１
のシフト／ロード制御端子に一定信号が通常より
も早く出力され、Ｐ／Ｓ変換器１においてｎビツ
ト全てのシリアル転送を終了しないうちに次のデ
ータがロードされる。
との一致を検出すると共に、比較回路８が設定値
（設定回路７）との一致を検出すると、ゲート回
路及びリングカウンタ４を介してＰ／Ｓ変換器１
のシフト／ロード制御端子に一定信号が通常より
も早く出力され、Ｐ／Ｓ変換器１においてｎビツ
ト全てのシリアル転送を終了しないうちに次のデ
ータがロードされる。
同様にして、２〜７ビツトまで短縮することが
可能であり、アドレスカウンタ３のアドレス出力
に対する設定値の選定とあいまつて、任意のビツ
ト長の巡回符号を発生させることができる。
可能であり、アドレスカウンタ３のアドレス出力
に対する設定値の選定とあいまつて、任意のビツ
ト長の巡回符号を発生させることができる。
（発明の効果）
以上のように、本発明にあつては、アドレスカ
ウンタから与えられるアドレスに応じたｎビツト
のパラレルデータをメモリからＰ／Ｓ変換器にロ
ードし、クロツクのｎ周期に前記ｎビツトのデー
タを１ビツトづつシリアルに送出し、これを繰り
返してなる符号発生器において、前記メモリのア
ドレスを設定するアドレスカウンタが所定値に達
したことを検出する第１の比較手段と、前記のシ
リアルに出力してなるデータがｎビツト中の所定
の位置に達したことを検出する第２の比較手段と
を備え、前記第１の比較手段はアドレスカウンタ
が所定値に達したことを検出した場合にアドレス
カウンタを初期化すると共に、前記第１および第
２の比較手段が同時に動作した際にはこれら第１
および第２の比較手段からの出力信号に基づき
Ｐ／Ｓ変換器のシフト／ロード制御端子に一定信
号を通常よりも早く出力し、Ｐ／Ｓ変換器におい
てｎビツト全てのシリアル転送を終了しないうち
に次のデータをロードすることにより、簡易な構
成にして任意のビツト長の巡回符号を発生するこ
とができ、ランダムデータの発生等、種々の分野
に応用が可能である。
ウンタから与えられるアドレスに応じたｎビツト
のパラレルデータをメモリからＰ／Ｓ変換器にロ
ードし、クロツクのｎ周期に前記ｎビツトのデー
タを１ビツトづつシリアルに送出し、これを繰り
返してなる符号発生器において、前記メモリのア
ドレスを設定するアドレスカウンタが所定値に達
したことを検出する第１の比較手段と、前記のシ
リアルに出力してなるデータがｎビツト中の所定
の位置に達したことを検出する第２の比較手段と
を備え、前記第１の比較手段はアドレスカウンタ
が所定値に達したことを検出した場合にアドレス
カウンタを初期化すると共に、前記第１および第
２の比較手段が同時に動作した際にはこれら第１
および第２の比較手段からの出力信号に基づき
Ｐ／Ｓ変換器のシフト／ロード制御端子に一定信
号を通常よりも早く出力し、Ｐ／Ｓ変換器におい
てｎビツト全てのシリアル転送を終了しないうち
に次のデータをロードすることにより、簡易な構
成にして任意のビツト長の巡回符号を発生するこ
とができ、ランダムデータの発生等、種々の分野
に応用が可能である。
第１図は本発明を具体化した一実施例を示す回
路構成図、第２図は同上の回路の動作を示すタイ
ムチヤートである。 １……Ｐ／Ｓ変換器、２……メモリ、３……ア
ドレスカウンタ、４……リングカウンタ、５，７
……設定回路、６，８……比較回路、G1……ア
ンドゲート、G2……ノアゲート、G3……オアゲ
ート、I1，I2……インバータ。
路構成図、第２図は同上の回路の動作を示すタイ
ムチヤートである。 １……Ｐ／Ｓ変換器、２……メモリ、３……ア
ドレスカウンタ、４……リングカウンタ、５，７
……設定回路、６，８……比較回路、G1……ア
ンドゲート、G2……ノアゲート、G3……オアゲ
ート、I1，I2……インバータ。
Claims (1)
- １ アドレスカウンタから与えられるアドレスに
応じたｎビツトのパラレルデータをメモリから
Ｐ／Ｓ変換器にロードし、クロツクのｎ周期に前
記ｎビツトのデータを１ビツトづつシリアルに送
出し、これを繰り返してなる符号発生器におい
て、前記メモリのアドレスを設定するアドレスカ
ウンタが所定値に達したことを検出する第１の比
較手段と、前記のシリアルに出力してなるデータ
がｎビツト中の所定の位置に達したことを検出す
る第２の比較手段とを備え、前記第１の比較手段
はアドレスカウンタが所定値に達したことを検出
した場合にアドレスカウンタを初期化すると共
に、前記第１および第２の比較手段が同時に動作
した際にはこれら第１および第２の比較手段から
の出力信号に基づきＰ／Ｓ変換器のシフト／ロー
ド制御端子に一定信号を通常よりも早く出力し、
Ｐ／Ｓ変換器においてｎビツト全てのシリアル転
送を終了しないうちに次のデータをロードするこ
とを特徴とした巡回符号発生方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59145197A JPS6123408A (ja) | 1984-07-11 | 1984-07-11 | 巡回符号発生方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59145197A JPS6123408A (ja) | 1984-07-11 | 1984-07-11 | 巡回符号発生方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6123408A JPS6123408A (ja) | 1986-01-31 |
| JPH0320932B2 true JPH0320932B2 (ja) | 1991-03-20 |
Family
ID=15379657
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59145197A Granted JPS6123408A (ja) | 1984-07-11 | 1984-07-11 | 巡回符号発生方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123408A (ja) |
-
1984
- 1984-07-11 JP JP59145197A patent/JPS6123408A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6123408A (ja) | 1986-01-31 |
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