JPS6123408A - 巡回符号発生方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野′） 本発明は汎用メモリを用いて任意のビット長の巡回符号
を発生するための巡回符号発生方式％式％） 従来、巡回符号の発生には、ｎビット（例えば８ビット
）のパラレル出力を有する汎用メモリのデータをＰ／Ｓ
変換濶（パラレル／シリアル変換器）にロードし、クロ
ックのタイミングに応じてロードしたデータを１ピッｌ
−づつシリアルに出力する方法がとられていた。そして
、ｎビットのシリアルデータを出力し終わるとメモリの
アドレスを設定するアドレスカウンタを１つ歩進させ、
再びデータのロードを行い、予め記憶しておいたデータ
を順次出力するようにしている。また、データを格納し
た最終アドレスに達した場合にはアドレスカウンタを初
期値にリセットし、再び初めのデータを繰り返して出力
するようにしている。

ところで、この種の巡回符号の用途の１つとしてランダ
ムデータの発生が考えられ、乙の場合、予め不規則なデ
ータをメモリに記憶しておくことにより連続したランダ
ムデータのパルス列を得ることができる。しかしながら
、上記の構成においてはＰ／Ｓ変換器から出力されるシ
リアルデータは常にｎビット単位となるｔこめ、ｎの倍
数のビット長のシリアルデータが繰り返されることとな
り、長い周期で見た場合、ランダム性が満足されないと
いう欠点があった。

また、上記の用途以外にあっても、任意のビット長の巡
回符号を必要とする場合が多い。

（発明の目的） 本発明は上記の点に鑑み提案されたものであり、その目
的とするところ：よ、簡易な構成にして任意のビット長
の巡回符号を発生することのできる巡回符号発生方式を
提供することにある。

（発明の構成） 以下、実施例を示す図面に沿って本発明を詳述する。

第１図は本発明を具体化した巡回符号発生器の構成を示
したものである。図において構成を説明すると、Ｐ／Ｓ
変換器（パラレル／シリアル変換り１のデータ入力端子
Ｄ１Ｎにはメモリ２のデータ出力端子り。Ｕ工（ｎビッ
トからなる。）が接続され、このメモリ２のアドレス入
力端子Ａ１．、にはアドレスカウンタ３のアドレス出力
端子Ａが接続され、アドレスカウンタ３から与えられる
アドレスに応じた記憶内容がメモリ２からＰ／Ｓ変換Ｗ
Ｊ１に与えられるようになっている。ここで、Ｐ／Ｓ変
換昭１はデータ入力端子り、、、に入力したパラレルの
データをシリアルなデータ列として出力端子Ｑから出力
する機能を有するもので、詳細には、シフト／ロード制
御入力端子Ｓ／Ｌがローレベルである時にクロック入力
端子ＣＫにクロックが入ると正の立上りでデータ入力端
子りに与えられｔこｎビットのデータをロードしくこの
時、出力端子Ｑにはロードしｔこデータの先頭ビットが
現われている。）、一方、シフト／ロード制御入力端子
Ｓ／Ｌがハイレベルである時にクロック入力端子ＣＫに
クロックが入るとロードされたデータを順次シフトし、
出力していくものである。

次いで、リングカウンタ４の出力端子Ｑ。はアドレスカ
ウンタ３のクロック入力端子ＣＫに接続され、出力端子
ＱＨはインバータＩ、を介して前記のＰ／Ｓ変換１ｌ１
１のシフト／ロード制御入力端子Ｓ／Ｌに接続されてい
る。また、リングカウンタ４のクロック入力端子ＣＫに
はインバータＩ２を介してＰ／Ｓ変換Ｎ１に与えられて
いるクロックとは反転した信号が与えられている。

一方、アドレスカウンタ３のアドレス出力ＡｏＵ、は比
較回路６に導かれ、設定回路５で与えられた設定入力と
一致するかどうかが判別されるようになっている。また
、リングカウンタ４の出力も適宜に選択されて比較回路
８に導かれ、設定回路７で与えられた設定入力と一致す
るかどうかが判別されるようになっている。次いで、比
較回路６の一致を示す出力信号Ｓ１はアドレスカウンタ
３のロード端子ＬＤに与えられると共に、比較回路８の
一致を示す出力信号Ｓ２と伴ってアンドゲートＧ１の入
力端子に与えられている。なお、前記ロード端子ＬＤは
アドレスカウンタ３のアドレス出力Ａ。Ｕ□を所定の値
にプリセットするデータをロードするｔこめのもので、
該ロード端子ＬＤがハイレベルとなった際にクロックが
入力すると、データ入力端子ＤＩＮに与えられｔコ値を
ロードするものである。この例ではデータ入力端子Ｄ１
Ｎはグランドレベルに設定されているので、ロードが行
われｔこ際にはアドレスカウンタ３のアドレス出力Ａ。

０□はゼロに初期化される。

次いで、アンドゲートＧ１の出力００１はノアゲ−）　
Ｇ２の出力Ｏ６２とともにオアゲートＧ３の入力端子に
与えられ、該オアゲートＧ３の出力はリングカウンタ４
の入力端子Ａに与えられている。

ここで、入力端子Ａはリングカウンタ４を構成する内部
のシフトレジスタの初段をセットするためのもので、入
力端子Ａがハイレベルの状態でクロックが入ると初段の
シフトレジスタの出力ＱＡが１１１１１に転じる。まｔ
こ、リングカウンタ４は通常のリングカウンタとは若干
異なり、信号ＱＨを除く各出力のノアが比較晋出力とオ
ア論理でリングカウンタ４の入力端子Ａに印加されてい
る。そのため、中間のシフトレジスタにハイレベルの段
がある状態で比較養出力にハイレベルが出力されクロッ
クが印加されると、同時に２つハイレベルになる段が現
われることになる。

なお、図示の例ではリングカウンタ４を８ビツトに想定
し、その出力Ｑ。からアドレスカウンタ３にクロックを
与え、出力ＱＨからインバータ１１を介してＰ／Ｓ変換
変換化１フト／ロード制御信号Ｓ／Ｌを与えるようにし
ているが、側らこの結線に限定されるものでなく、リン
グカウンタ４の他の端子を使用してもタイミングの相対
的な位置が変わるだけで、基本的な動作は変わるところ
がない。

第２図は第１図中の各部の信号波形を示したもので、以
下、第２図を参照して動作を説明する。なお、第２図（
イ）はビット数の短縮を行わない通常の動作、第２図（
ロ）はビット数の短縮が行われる際の動作を示したもの
である。

第２図において、ＣＫｃＮＴはリングカウンタ４に与え
られるクロック、ＣＫｐ、８はＰ／Ｓ変換変換上１えら
れるクロックを夫々示しており、両者ばインバータＩ２
により互いに反転したものとなっているため、正の立上
りの動作点は半周期ずれたものとなっている。また、Ｑ
Ａ〜ＱＨはリングカウンタ４の各段のシフトレジスタの
出力を示しており、この例では８ビツトのものを用いて
いる。なお、このビット数はメモリ２のパラレルデータ
出力のビット数ｎに対応するものである。

また、Ａｏｌ、ｌＴはアドレスカウンタ３のアドレス出
力、Ｓｌは比較回路６の一致を示す信号、ｓ２は比較回
路８の一致を示す信号、ｏＧｌは信号ｓ１゜Ｓ２のアン
ド（論理積）を示すアンドゲートＧ　の出力信号、ＯＧ
□はリングカウンタ４０出カＱＨを除く各出力のノアを
示すノアゲートＧ２の出力信号、０（Ｉ３は信号ＯＧＩ
と信号０６２とのオアを示すオアゲートＧ３の出力信号
、Ｓ／Ｌ１．ｔ　Ｐ／Ｓ変換器１に与えられるシフト／
ロード制細信号、ＯＵＴはＰ／Ｓ変換器１から出力され
るシリアルデータである。　　　　′しかして、第２図
（イ）におけるビット数の短縮を行わない通常の動作に
あっては、リングヵウンタ４の出力Ｑ。にハイレベに、
の信号が現われるとアドレスカウンタ３にクロックが入
り、アドレス出力Ａ。Ｕ□は１つ歩進する。そして、出
力ＱＨにハイレベルの信号が現われると、インバータ■
１を介してＰ／Ｓ変換器１のシフト／ロード制御入力端
子Ｓ／Ｌにローレベルの信号が与えられ、その直後のク
ロックＣＫＰ、、の立上りによりメモリ２のデータ出力
り。Ｕ□をＰ／Ｓ変換ｌ＃１にロードする。このとき、
Ｐ／Ｓ変換Ｗｉ１の出力端子ＯＵＴにはロードしたデー
タの先頭のピットが現われ、続いてクロックＣＫＰ／８
が入る度にｎピットのデータを順次、出力端子ＯＵＴに
シリアルに出力していく。

また、上記の出力ＱＨがハイレベルになった際にオアゲ
ートＧ３を介してリングカウンタ４の入力端子Ａにハイ
レベルの信号が与えられ、その直後のクロックＣＫｏＮ
工の立上りによりリングカウンタ４は初段のシフトレジ
スタにハイレベルの信号がセットされ、リングカウンタ
４は元の状態に戻る。その後もこれらの動作を繰り返し
、メモリ２に記憶されたパラレルデータを順次、シリア
ルデータにして送出する。また、アドレスカウンタ３の
アドレス出力Ａ。ＬＩＴが設定回路５で与えられる設定
値に達すると比較回路６がら４３号が出され、アドレス
カウンタ３のロード端子Ｌ１１はハイレベルとなり、そ
の後に、リングカウンタ４の出力端子Ｑ。からクロック
が与えられた際にアドレスが初期化されてゼロ番地から
再びデータの読み出しが行われる。

次に、第２図（０）におけるビット数の短縮を行った場
合について説明する。なお、説明上、設定回路５の設定
値を３Ｆ（１６進表示）、設定回路７の設定値を最後か
ら２ビツト目と仮定する。

しかして、時刻ｔ８でアドレスカウンタ３のアドレス出
力Ａ。Ｕ工が３Ｆに達すると比較回路６が設定値との一
致を検出してハイレベルの信号を出力し、アドレスカウ
ンタ３のロード端子ＬｌｌおよびアンドゲートＧ、の一
端がハイレベルとなる。

その後、時刻ｔ２においてリングカウンタ４の最後から
２ビツト目の出力Ｑ。がハイレベルとなると比較回路８
が設定値との一致を検出してハイレベルの信号を出力し
、アンドゲートＧ、は再入力がハイレベルとなるためハ
イレベルの信号を出力し、オアゲートＧ３を介してリン
グカウンタ４の入力端子Ａにハイレベルの信号を印加す
る。

この状態で時刻ｔ３においてクロックＣＫｏＮ□が立ち
上がるとリングカウンタ４は初段のシフトレジスタにハ
イレベルの信号がセットされ、通常よりも早く信号ＱＡ
がハイレベルとなる。なお、前述したように、リングカ
ウンタ４は通常知られているリングカウンタの如く最終
段のシフトレジスタの出力が初段に印加されてはおらず
、そのため、中間のシフトレジスタにハイレベルの段が
ある状態で入力端子Ａにハイレベルの信号が印加されク
ロックが与えられると、同時に２つハイレベルになる段
が現われることになる。

すなわち、信号ＱＡがハイレベルになる直前の信号Ｑ。

の値が信号ＱＡがハイレベルにセットされると同時に出
力Ｑ、にシフトし、この時点では出力ＱＡ、Ｑ、がとも
にハイレベルになっている。

しかして、出力ＱＨにハイレベルの信号が現われると、
インバータ１１を介してＰ／Ｓ変換器１のシフト／ロー
ド制御信号端子Ｓ／Ｌにローレベルの信号が与えられ、
その直後のクロックＣＫＰ、、の立上りによりメモリ２
のデータ出力り。ＵＴをＰ／Ｓ変換器１にロードし、続
いてクロックＣＫＰ、ｓが入る度にデータを順次、出力
端子ＯＵＴにシリアルに出力していく。しかしながら、
この期間においてハ前述の如くリングカウンタ４の出力
ＱＡにハイレベルがセットされるのが１クロック分だけ
早まっているので、Ｐ／Ｓ変換器１における次回のデー
タのロードのタイミングが早まり、よって、時刻ｔ４に
おいては未だ７個のデータしか送出していないにも拘わ
らず次のデータがロードされ、送出されるシリアルデー
タのビット数は短縮されることになる。

同様にして、２〜７ビツトまで短縮することが可能であ
り、アドレスカウンタ３のアドレス出力に対する設定値
の選定とあいまって、任意のピット長の巡回符号を発生
させることができ−１＝　１− る。

（発明の効果） 以上のように、本発明にあっては、ｎビットのデータを
メモリからＰ／Ｓ変換器にロードし、クロックのｎ周期
に前記ｎビットのデータを１ビツトづつシリアルに送出
し、これを繰り返してなる符号発生器において、前記メ
モリのアドレスを設定するアドレスカウンタが所定値に
達したことを検出する第１の比較手段と、前記のシリア
ルに出力してなるデータがｎビット中の所定の位置に達
したことを検出する第２の比較手段とを備え、前記第１
および第２の比較手段力す同時に動作した際に、前記ア
ドレスカウンタを初期化すると共に、前記のロードのタ
イミングを早めるようにしｔこので、簡易な構成にして
任意のビット長の巡回符号を発生することができ、ラン
ダムデータの発生等、種々の分野に応用力す可能である
。

【図面の簡単な説明】

第１図は本発明を具体化した一実施例を示す回路構成図
、第２図は同上の回路の動作を示すタイムチャートであ
る。 １・・・・Ｐ／Ｓ変換器、２・・・メモリ、３・・・・
アドレスカウンタ、４・・・・リングカウンタ、５，７
・・・・設定回路、６，８・・・・比較回路、Ｇ１・・
・・・アンドゲート、Ｇ２・・　ノアゲート、Ｇ３・・
・・・・オアゲート、Ｉ、、Ｉ２・・・・・インバータ
ほか）−名

Claims (1)

【特許請求の範囲】
1. ｎビットのデータをメモリからＰ／Ｓ変換器にロードし
   、クロックのｎ周期に前記ｎビットのデータを１ビット
   づつシリアルに送出し、これを繰り返してなる符号発生
   器において、前記メモリのアドレスを設定するアドレス
   カウンタが所定値に達したことを検出する第１の比較手
   段と、前記のシリアルに出力してなるデータがｎビット
   中の所定の位置に達したことを検出する第２の比較手段
   とを備え、前記第１および第２の比較手段が同時に動作
   した際に、前記アドレスカウンタを初期化すると共に、
   前記のロードのタイミングを早めることを特徴とした巡
   回符号発生方式。