JPH03209743A - 半導体素子の製造方法 - Google Patents
半導体素子の製造方法Info
- Publication number
- JPH03209743A JPH03209743A JP2003933A JP393390A JPH03209743A JP H03209743 A JPH03209743 A JP H03209743A JP 2003933 A JP2003933 A JP 2003933A JP 393390 A JP393390 A JP 393390A JP H03209743 A JPH03209743 A JP H03209743A
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- JP
- Japan
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- substrate
- semiconductor
- cutting
- cut
- trench
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体素子、特にブレーナ型双方向性半導体
素子のように半導体基板の両面にｐｎ接合が露出し、両
面の限定された領域に電極が被着する半導体素子の製造
方法に関する。
素子のように半導体基板の両面にｐｎ接合が露出し、両
面の限定された領域に電極が被着する半導体素子の製造
方法に関する。
大容量の半導体素子を除く一般の半導体素子の製造の際
には、１枚の半導体基板に同一半導体素子の複数個を形
成し、ダイシングによって個々の素子の半導体片に切り
分けることが行われる０通常のブレーナ型の半導体素子
においては、半導体片の一方の面には限定された領域に
電極が設けられ、他方の面には全面に設けられている。
には、１枚の半導体基板に同一半導体素子の複数個を形
成し、ダイシングによって個々の素子の半導体片に切り
分けることが行われる０通常のブレーナ型の半導体素子
においては、半導体片の一方の面には限定された領域に
電極が設けられ、他方の面には全面に設けられている。
従って、分割前には半導体基板の一方の面に個々の半導
体素子のための個別電極が複数個存在するが、他方の面
には全面的に共通電極が形成されている。しかし、プレ
ーナ型の双方向性半導体素子、例えばトライアックなど
においては、半導体基板の両面にｐｎ接合が露出し、両
面の限定された領域に電極が被着する。従って、分割前
の半導体素子には、両面に個別電極が複数個存在する。
体素子のための個別電極が複数個存在するが、他方の面
には全面的に共通電極が形成されている。しかし、プレ
ーナ型の双方向性半導体素子、例えばトライアックなど
においては、半導体基板の両面にｐｎ接合が露出し、両
面の限定された領域に電極が被着する。従って、分割前
の半導体素子には、両面に個別電極が複数個存在する。
半導体基板から半導体片を切り分ける方法としては、上
面より基板の厚さ方向の半ばまで切り溝を入れるハーフ
カットをし、そのあとブレーキングする方法、あるいは
基板の厚さ方向全体をダイシングするフルカントを行う
方法がある。しかし、プレーナ型の双方向性半導体素子
では、例えば第２図に示すように両面側にｐ ＩＩ域２
を形成したｎ型シリコン基板１０片面より厚さの途中ま
で切り溝３を入れてハーフカットし、ブレーキングする
際、欠けあるいは亀裂が発生して割れ４がｐ ６１域２
に達し、反対面のブレーナ構造が破壊されてしまうため
、半導体基板の片面に粘着性フィルムをはりつけ、他面
側からフルカットする方法が行われている。
面より基板の厚さ方向の半ばまで切り溝を入れるハーフ
カットをし、そのあとブレーキングする方法、あるいは
基板の厚さ方向全体をダイシングするフルカントを行う
方法がある。しかし、プレーナ型の双方向性半導体素子
では、例えば第２図に示すように両面側にｐ ＩＩ域２
を形成したｎ型シリコン基板１０片面より厚さの途中ま
で切り溝３を入れてハーフカットし、ブレーキングする
際、欠けあるいは亀裂が発生して割れ４がｐ ６１域２
に達し、反対面のブレーナ構造が破壊されてしまうため
、半導体基板の片面に粘着性フィルムをはりつけ、他面
側からフルカットする方法が行われている。
ところが、上記のようなフルカット方式でも、カット時
の上面側ではきれいな切断端面形状が得られるが、下面
側では、基板とフィルムの界面からフィルム自体にダイ
シングブレードが出る際に基板が完全に切り分けられる
とは限らず、第３図に示すように下面側に粘着性フィル
ム５をはりつけても、切り溝３の途中から割れ４が発生
して、割り分けられる状態になり、ハーフカット・ブレ
ーキングした時と同様に下面側のブレーナ構造を破壊し
、良品率の低下を招いていた。両面ブレーナ素子では、
いずれの面のプレーナ構造が損傷を受けても本来の特性
を確保することは不可能で、両面のブレーナ構造が半導
体片分割時に破壊しないことが要求される。この対策と
七て、ダイシング時に発生する亀裂が露出したｐｎ接合
に到達しないように、素子に利用される部分の間隔を広
くすることが考えられるが、基板全体から見れば無効部
分の面積を増大させることにより、１枚の基板当たりの
チップ取れ数を減少させることになる。
の上面側ではきれいな切断端面形状が得られるが、下面
側では、基板とフィルムの界面からフィルム自体にダイ
シングブレードが出る際に基板が完全に切り分けられる
とは限らず、第３図に示すように下面側に粘着性フィル
ム５をはりつけても、切り溝３の途中から割れ４が発生
して、割り分けられる状態になり、ハーフカット・ブレ
ーキングした時と同様に下面側のブレーナ構造を破壊し
、良品率の低下を招いていた。両面ブレーナ素子では、
いずれの面のプレーナ構造が損傷を受けても本来の特性
を確保することは不可能で、両面のブレーナ構造が半導
体片分割時に破壊しないことが要求される。この対策と
七て、ダイシング時に発生する亀裂が露出したｐｎ接合
に到達しないように、素子に利用される部分の間隔を広
くすることが考えられるが、基板全体から見れば無効部
分の面積を増大させることにより、１枚の基板当たりの
チップ取れ数を減少させることになる。
本発明は、半導体基板から半導体片を分割する際に無効
となる基板面積が少なく、また基板の両面において亀裂
、欠けの発生のない半導体素子の製造方法を提供するこ
とにある。
となる基板面積が少なく、また基板の両面において亀裂
、欠けの発生のない半導体素子の製造方法を提供するこ
とにある。
上記の目的の達成のために、本発明の方法は半導体基板
の一方の面から基板厚みの中央部近傍まで切り溝を入れ
たのち、他方の面のその切り溝の直上から別の切り溝を
入れることによって半導体基板を個々の半導体素子のた
めの半導体片に分割するものとする。
の一方の面から基板厚みの中央部近傍まで切り溝を入れ
たのち、他方の面のその切り溝の直上から別の切り溝を
入れることによって半導体基板を個々の半導体素子のた
めの半導体片に分割するものとする。
切り溝を入れることによって生ずる切断端面には欠け、
亀裂等が発生しない、従って一つの半導体基板の両面か
ら切り溝を入れれば、欠け、亀裂等の発生しない切断端
面が連続するか、あるいは厚み中央部を除く大部分を占
めることにより、少なくとも他導電型の領域が設けられ
る表面近傍では端面に燵全な切断端間が形成されること
になり、ｐｎ接合に悪影響を及ぼす損傷が生じない。
亀裂等が発生しない、従って一つの半導体基板の両面か
ら切り溝を入れれば、欠け、亀裂等の発生しない切断端
面が連続するか、あるいは厚み中央部を除く大部分を占
めることにより、少なくとも他導電型の領域が設けられ
る表面近傍では端面に燵全な切断端間が形成されること
になり、ｐｎ接合に悪影響を及ぼす損傷が生じない。
第１図は本発明の一実施例を両面ブレーナ型双方向性半
導体素子で示し、第２．第３図と共通の部分には同一の
符号が付されている。ｎ型シリコン基板１の両面に形成
された各素子のためのｐＨＨ２Ｏ２間に高不純物濃度の
ｎ″領域１１が設けられている。このｎ”ｌｌ域１１は
基板１とｐ領域２の間のｐｎ接合により生ずる空乏層の
伸びるのを抑制するために設けられるストッパ領域であ
る。ｐ領域２およびス）７パ領域１１は、表面上の酸化
膜６をマスクとしての拡散で形成されたものである。
導体素子で示し、第２．第３図と共通の部分には同一の
符号が付されている。ｎ型シリコン基板１の両面に形成
された各素子のためのｐＨＨ２Ｏ２間に高不純物濃度の
ｎ″領域１１が設けられている。このｎ”ｌｌ域１１は
基板１とｐ領域２の間のｐｎ接合により生ずる空乏層の
伸びるのを抑制するために設けられるストッパ領域であ
る。ｐ領域２およびス）７パ領域１１は、表面上の酸化
膜６をマスクとしての拡散で形成されたものである。
各ｐ ８Ｎ域２の上には電極７が設けられている。この
シリコン基板を半導体片に分割するために、ダイシング
ブレードを用いてストッパ領域１１の中央部に上面から
切り溝３１を入れてハーフカットする。
シリコン基板を半導体片に分割するために、ダイシング
ブレードを用いてストッパ領域１１の中央部に上面から
切り溝３１を入れてハーフカットする。
このときのハーフカット深さは、半導体素子の接合拡散
深さ、すなわちｐ ＩＮＮ２２深さより深くすることが
望ましい０次いで、切り溝３１を入れた上面に図示しな
い粘着性フィルムをはりつけ、基板の下面側からダイシ
ングブレードで、上面より入れた切り溝３１と重畳する
が、基板上面まで到達しない切り溝３２を入れる。この
２度のダイシングにより、両面ブレーナ構造のどちらに
も、亀裂、欠けなどの損傷を及ぼさないで個別の素子に
切り分けることができる。
深さ、すなわちｐ ＩＮＮ２２深さより深くすることが
望ましい０次いで、切り溝３１を入れた上面に図示しな
い粘着性フィルムをはりつけ、基板の下面側からダイシ
ングブレードで、上面より入れた切り溝３１と重畳する
が、基板上面まで到達しない切り溝３２を入れる。この
２度のダイシングにより、両面ブレーナ構造のどちらに
も、亀裂、欠けなどの損傷を及ぼさないで個別の素子に
切り分けることができる。
第４図は本発明の別の実施例を示し、第２．第３、第４
図と共通の部分には同一の符号が付されている。この場
合は、先ず第１図について述べたのと同様に基板の上面
からストッパ領域１１の中央にハーフカットして切り溝
３１を形成する。次いで、下面側から切り溝３２を入れ
るが、この深さはｐＳＪｌ域２およびｎ″領域１１の拡
散深さより深いが、上面からの切り溝３１には到達しな
い、つまり、基板が切り分けられないようにハーフカッ
トする。従って、このときは、第１図の場合のように基
板をフィルムに必ずしもはりつける必要はない。そして
、基板厚みの中央部でブレーキングする、すなわち割り
分ける。しかし、割り分けられる部分は厚みの中央部で
、そこから割れが発生しても残った厚み部分の近傍であ
って、表面に形成されている各素子のｐ ＳＪＩ域２あ
るいはストッパ領域１１に到達することはな（、素子の
特性、信頼性に影響を与えることはない。
図と共通の部分には同一の符号が付されている。この場
合は、先ず第１図について述べたのと同様に基板の上面
からストッパ領域１１の中央にハーフカットして切り溝
３１を形成する。次いで、下面側から切り溝３２を入れ
るが、この深さはｐＳＪｌ域２およびｎ″領域１１の拡
散深さより深いが、上面からの切り溝３１には到達しな
い、つまり、基板が切り分けられないようにハーフカッ
トする。従って、このときは、第１図の場合のように基
板をフィルムに必ずしもはりつける必要はない。そして
、基板厚みの中央部でブレーキングする、すなわち割り
分ける。しかし、割り分けられる部分は厚みの中央部で
、そこから割れが発生しても残った厚み部分の近傍であ
って、表面に形成されている各素子のｐ ＳＪＩ域２あ
るいはストッパ領域１１に到達することはな（、素子の
特性、信頼性に影響を与えることはない。
以上の実施例では、基板の導電形と同じ導電形で不純物
濃度の高いストッパ領域を形成した半導体基板の分割に
ついて述べたが、ストッパ領域を形成せず、基板本来の
領域に切り溝を入れる場合も本発明を適用することがで
きる。
濃度の高いストッパ領域を形成した半導体基板の分割に
ついて述べたが、ストッパ領域を形成せず、基板本来の
領域に切り溝を入れる場合も本発明を適用することがで
きる。
本発明によれば、半導体基板を分割して各半導体素子の
ための半導体片を得る場合に、基板の両面から切り溝を
入れて切り分けるようにすることにより、少なくとも基
板厚みの中央部を除く部分には儂全な切断端面が得られ
、ブレーキング時あるいは分割工程の途中で発生する亀
裂、欠けなどにより表面に形成された構造が損傷を受け
ることがないので、製造時の良品率が向上し、信頼性の
高い半導体素子が得られた。また、予期しない方向への
割れが生ずることがないので、半導体片相互間の無効部
分を割れの影響防止のために広くする必要がなく、半導
体基板の利用効率が高まるので、切り溝形成工程が２回
になることによる工数の増加を相殺するだけのコスト改
善効果がある。
ための半導体片を得る場合に、基板の両面から切り溝を
入れて切り分けるようにすることにより、少なくとも基
板厚みの中央部を除く部分には儂全な切断端面が得られ
、ブレーキング時あるいは分割工程の途中で発生する亀
裂、欠けなどにより表面に形成された構造が損傷を受け
ることがないので、製造時の良品率が向上し、信頼性の
高い半導体素子が得られた。また、予期しない方向への
割れが生ずることがないので、半導体片相互間の無効部
分を割れの影響防止のために広くする必要がなく、半導
体基板の利用効率が高まるので、切り溝形成工程が２回
になることによる工数の増加を相殺するだけのコスト改
善効果がある。
第１図は本発明の一実施例の半導体基板分割方法を示す
断面図、第２図はハーフカット方式を示す断面図、第３
図はフルカット方式を示す断面図、第４図は本発明の別
の実施例の半導体基板分割方法を示す断面図である。 １：ｎ型シリコン基板、２ ： ｐＨ［域、３１，３２
：第 図 第 図 第 図 第 図
断面図、第２図はハーフカット方式を示す断面図、第３
図はフルカット方式を示す断面図、第４図は本発明の別
の実施例の半導体基板分割方法を示す断面図である。 １：ｎ型シリコン基板、２ ： ｐＨ［域、３１，３２
：第 図 第 図 第 図 第 図
Claims (1)
- １）半導体基板の一方の面から基板厚みの中央部近傍ま
で切り溝を入れたのち、他方の面のその切り溝の直上か
ら別の切り溝を入れることによって半導体基板を個々の
半導体素子のための半導体片に分割することを特徴とす
る半導体素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003933A JPH03209743A (ja) | 1990-01-11 | 1990-01-11 | 半導体素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2003933A JPH03209743A (ja) | 1990-01-11 | 1990-01-11 | 半導体素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03209743A true JPH03209743A (ja) | 1991-09-12 |
Family
ID=11570938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2003933A Pending JPH03209743A (ja) | 1990-01-11 | 1990-01-11 | 半導体素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03209743A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19601261C1 (de) * | 1996-01-16 | 1997-04-10 | Itt Ind Gmbh Deutsche | Verfahren und Hilfsvorrichtung zum Herstellen von Halbleiterschaltungselementen |
-
1990
- 1990-01-11 JP JP2003933A patent/JPH03209743A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19601261C1 (de) * | 1996-01-16 | 1997-04-10 | Itt Ind Gmbh Deutsche | Verfahren und Hilfsvorrichtung zum Herstellen von Halbleiterschaltungselementen |
| US5858808A (en) * | 1996-01-16 | 1999-01-12 | Deutsche Itt Industries Gmbh | Process and auxiliary device for fabricating semiconductor devices |
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