JPS63110773A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS63110773A JPS63110773A JP25762386A JP25762386A JPS63110773A JP S63110773 A JPS63110773 A JP S63110773A JP 25762386 A JP25762386 A JP 25762386A JP 25762386 A JP25762386 A JP 25762386A JP S63110773 A JPS63110773 A JP S63110773A
- Authority
- JP
- Japan
- Prior art keywords
- chip
- mesa
- chips
- wafer
- grooves
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Thyristors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、各々に複数のトランジスタもしくはダイオー
ドを有し各素子間にメサ溝を有する複数のチップからな
る半導体装置に関するものである。
ドを有し各素子間にメサ溝を有する複数のチップからな
る半導体装置に関するものである。
第２図は従来製品（例：ＤｉｌＳ３２６８東芝製）の半
導体装置の平面簡略図であり、第３図はその簡略断面図
である。これらの図において、１はダイオードのＰ＋領
域、２はＰ十領域１上の電極、３ａは２つのダイオード
間を分離するためのメサ溝、４はＮ−エピタキシャル層
５の表面に設けられたチャンネル・カット領域、６はＮ
＋エピタキシャル層層板板７は二酸化珪素である。
導体装置の平面簡略図であり、第３図はその簡略断面図
である。これらの図において、１はダイオードのＰ＋領
域、２はＰ十領域１上の電極、３ａは２つのダイオード
間を分離するためのメサ溝、４はＮ−エピタキシャル層
５の表面に設けられたチャンネル・カット領域、６はＮ
＋エピタキシャル層層板板７は二酸化珪素である。
また、第５図は従来構造のチップのウェハ内のレイアウ
トを示す簡略図であり、メサ溝３ａの連線性が示されて
いる。
トを示す簡略図であり、メサ溝３ａの連線性が示されて
いる。
このように、従来例による半導体装置では１チツプ内に
２つのダイオードが設けられており、横方向ではＰＮＰ
）ランジスタが形成されており、２ダイオ一ド間の少
数キャリアによるリークを除くためのメサ溝３ａが形成
されている。このメサ溝３ａは第５図に示すととくウェ
ハ内で連続に形成されている。
２つのダイオードが設けられており、横方向ではＰＮＰ
）ランジスタが形成されており、２ダイオ一ド間の少
数キャリアによるリークを除くためのメサ溝３ａが形成
されている。このメサ溝３ａは第５図に示すととくウェ
ハ内で連続に形成されている。
従来の半導体装置は以上のように構成されているので、
ウェハ形成プロセス途中、もしくはダイシングライン部
をグイサー等で削り各チップに分割するとき、２つのダ
イオード間のメサ溝部で割れ、歩留りが落ちるという欠
点があった。
ウェハ形成プロセス途中、もしくはダイシングライン部
をグイサー等で削り各チップに分割するとき、２つのダ
イオード間のメサ溝部で割れ、歩留りが落ちるという欠
点があった。
本発明は上記のような問題点を解消するためになされた
もので、メサ溝で割れにくく、より高歩留りのメサ溝入
リチップ構造をもつ半導体装置を提供することを目的と
する。
もので、メサ溝で割れにくく、より高歩留りのメサ溝入
リチップ構造をもつ半導体装置を提供することを目的と
する。
この発明に係る半導体装置は、各チップのメサ溝をチッ
プ周辺に対し斜めに、かつチップ間で異なる直線上に形
成したものである。
プ周辺に対し斜めに、かつチップ間で異なる直線上に形
成したものである。
この発明においては、各チップのメサ溝をチップ間で異
なる直線上に形成することにより、チップがメサ溝を通
じての割れに強くなる。
なる直線上に形成することにより、チップがメサ溝を通
じての割れに強くなる。
本発明の一実施例による半導体装置の平面簡略図を第１
図に示す。第１図において、１は２つのダイオードのＰ
十領域、２はＰ十領域１上の電極、３は２つのダイオー
ド間の分離のためのメサ溝、４はチャンネル・カット用
Ｎ十領域、５はスクライブライン領域である。
図に示す。第１図において、１は２つのダイオードのＰ
十領域、２はＰ十領域１上の電極、３は２つのダイオー
ド間の分離のためのメサ溝、４はチャンネル・カット用
Ｎ十領域、５はスクライブライン領域である。
また、第４図は本実施例によるウェハ内のチップのレイ
アウトを示す簡略図である。
アウトを示す簡略図である。
本実施例におけるメサ溝３は、従来方法のメサ溝と同様
に２ダイオ一ド間のＰＮＰ ）ランジスタの寄生を阻止
するが、チップの内側にチップ周辺に対し斜めに、かつ
各チップ間で不連続に異なる直線上に配置されている。
に２ダイオ一ド間のＰＮＰ ）ランジスタの寄生を阻止
するが、チップの内側にチップ周辺に対し斜めに、かつ
各チップ間で不連続に異なる直線上に配置されている。
このようなメサ溝３の配置を有するウェハでは、スクラ
イブライン５をスクライブし各チップに分割するため力
を加えたとき、メサ溝３の形成された斜め方向は厚い領
域があるため割れにくく、また、メサ溝３を割りやすい
方向に力が加えられても、隣のチップがその同一直線上
にメサ溝３を形成されていないのでその部分で非常に割
れにくく、高歩留りにチップ形成がなされる。
イブライン５をスクライブし各チップに分割するため力
を加えたとき、メサ溝３の形成された斜め方向は厚い領
域があるため割れにくく、また、メサ溝３を割りやすい
方向に力が加えられても、隣のチップがその同一直線上
にメサ溝３を形成されていないのでその部分で非常に割
れにくく、高歩留りにチップ形成がなされる。
なお、上記実施例では１チツプ２ダイオードの例を示し
たが、本発明は他の多素子１チツプ半導体にも適用可能
なことは言うまでもない。
たが、本発明は他の多素子１チツプ半導体にも適用可能
なことは言うまでもない。
また、上記実施例ではメサ溝３をスクライブライン５ま
でのばしていないが、これはスクライブライン５までの
ばしても良く、上記実施例と同様の効果を奏する。
でのばしていないが、これはスクライブライン５までの
ばしても良く、上記実施例と同様の効果を奏する。
以上のように、この発明に係る半導体装置によれば、素
子分離のための各チップのメサ溝をチップ周辺に対し斜
めに、かつチップ間で異なる直線上に形成したので、メ
サ溝部でのチップの割れが減少し、歩留りが高く安価な
ものが得られる効果がある。
子分離のための各チップのメサ溝をチップ周辺に対し斜
めに、かつチップ間で異なる直線上に形成したので、メ
サ溝部でのチップの割れが減少し、歩留りが高く安価な
ものが得られる効果がある。
第１図はこの発明の一実施例による半導体装置を示す平
面簡略図、第２図は従来の半導体装置を示す平面簡略図
、第３図はその断面図、第４図はこの発明の一実施例に
よる半導体装置のウェハ内レイアウト図、第５図は従来
の半導体装置のウェハ内レイアウト図である。 １はＰ十領域、２は電極、３はメサ溝、４はＮ＋部、５
はＮ−エピタキシャル層、６はＮ十エピタキシャル層基
扱。 なお図中同一符号は同−又は相当部分を示す。
面簡略図、第２図は従来の半導体装置を示す平面簡略図
、第３図はその断面図、第４図はこの発明の一実施例に
よる半導体装置のウェハ内レイアウト図、第５図は従来
の半導体装置のウェハ内レイアウト図である。 １はＰ十領域、２は電極、３はメサ溝、４はＮ＋部、５
はＮ−エピタキシャル層、６はＮ十エピタキシャル層基
扱。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）各々複数のトランジスタもしくはダイオード及び
、該各素子間の分離のためのメサ溝を有する、複数のチ
ップからなる半導体装置において、上記各チップのメサ
溝はチップ周辺に対して斜めに、かつチップ間で異なる
直線上に形成されたものであることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25762386A JPS63110773A (ja) | 1986-10-29 | 1986-10-29 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25762386A JPS63110773A (ja) | 1986-10-29 | 1986-10-29 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63110773A true JPS63110773A (ja) | 1988-05-16 |
Family
ID=17308827
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25762386A Pending JPS63110773A (ja) | 1986-10-29 | 1986-10-29 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63110773A (ja) |
-
1986
- 1986-10-29 JP JP25762386A patent/JPS63110773A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3608186A (en) | Semiconductor device manufacture with junction passivation | |
| US3706129A (en) | Integrated semiconductor rectifiers and processes for their fabrication | |
| US7741196B2 (en) | Semiconductor wafer with improved crack protection | |
| KR20000076026A (ko) | 게터링 기법 제공 방법 | |
| US6876034B2 (en) | Semiconductor device having active grooves | |
| US5654226A (en) | Wafer bonding for power devices | |
| CN215988702U (zh) | 一种晶圆 | |
| US6369424B1 (en) | Field effect transistor having high breakdown withstand capacity | |
| JPS63110773A (ja) | 半導体装置 | |
| JP2009016420A (ja) | 半導体装置の製造方法 | |
| JPH0469435B2 (ja) | ||
| US6541827B1 (en) | Semiconductor device having a patterned insulated gate | |
| JPH0251279A (ja) | 縦型電界効果トランジスタ | |
| JPH04251960A (ja) | 半導体ウエハおよび半導体装置の製造方法 | |
| US3388012A (en) | Method of forming a semiconductor device by diffusing and alloying | |
| JPS6289321A (ja) | 半導体ペレツト | |
| JPH08124879A (ja) | メサ型半導体装置の製造方法 | |
| JPH03209743A (ja) | 半導体素子の製造方法 | |
| JPS6450541A (en) | Dicing line structure for separation cutting in semiconductor chip | |
| JPH04199848A (ja) | チップ分離方法 | |
| JPS6394667A (ja) | 半導体集積回路 | |
| JPH08186064A (ja) | 半導体ウエハおよび半導体ペレットの分割方法 | |
| JPH01313971A (ja) | メサ形半導体装置とその製造方法 | |
| JP2663581B2 (ja) | 半導体装置 | |
| JPH02250352A (ja) | 半導体装置 |