JPH03209773A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03209773A JPH03209773A JP2004186A JP418690A JPH03209773A JP H03209773 A JPH03209773 A JP H03209773A JP 2004186 A JP2004186 A JP 2004186A JP 418690 A JP418690 A JP 418690A JP H03209773 A JPH03209773 A JP H03209773A
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- JP
- Japan
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- film
- melting point
- point metal
- high melting
- silicon
- Prior art date
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- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/01—Manufacture or treatment
- H10D84/02—Manufacture or treatment characterised by using material-based technologies
- H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
- H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe
Landscapes
- Insulated Gate Type Field-Effect Transistor (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野１
本発明は、ＭＯＳ型電界効果トランジスタの構造に関す
る。
る。
従来のＭＯＳ型電界効果トランジスタにおける埋め込み
コンタクトの構造は、ゲート電極と同一の構造を持つ配
線が、ソース、あるいは、ドレインの部分のシリコン基
板に直接接触し、ソース電極、あるいはドレイン電極の
少なくとも一方の電極を形成するものであった。
コンタクトの構造は、ゲート電極と同一の構造を持つ配
線が、ソース、あるいは、ドレインの部分のシリコン基
板に直接接触し、ソース電極、あるいはドレイン電極の
少なくとも一方の電極を形成するものであった。
［発明が解決しようとする課朋１
しかし、前述の従来技術では、回連イオンによる閾値電
圧の不安定性を少なくするために、−Ｍ的に、燐を含ん
だ多結晶シリコン膜を、あるいは、燐を含んだ多結晶シ
リコンと高融点金属の積層膜（ポリサリイド構造）をゲ
ート電極、ソース電極、あるいはドレイン電極に用いて
いるため、Ｎ形ＭＯＳ型電界効果トランジスタのみにし
か埋め込みコンタクトの構造を使用できないという間朋
点を有していた。
圧の不安定性を少なくするために、−Ｍ的に、燐を含ん
だ多結晶シリコン膜を、あるいは、燐を含んだ多結晶シ
リコンと高融点金属の積層膜（ポリサリイド構造）をゲ
ート電極、ソース電極、あるいはドレイン電極に用いて
いるため、Ｎ形ＭＯＳ型電界効果トランジスタのみにし
か埋め込みコンタクトの構造を使用できないという間朋
点を有していた。
そこで本発明はこのような問題点を解決するもので、そ
の目的とするところは１Ｍ４を含んだ多結晶シリコンと
高融点金属の積層膜（ポリサリイド構造）をゲート電極
に用いながら、Ｎ形、及び、Ｐ形ＭＯ５型電界効果トラ
ンジスタに、埋め込みコンタクトが可能な半導体装置を
提供するところにある。
の目的とするところは１Ｍ４を含んだ多結晶シリコンと
高融点金属の積層膜（ポリサリイド構造）をゲート電極
に用いながら、Ｎ形、及び、Ｐ形ＭＯ５型電界効果トラ
ンジスタに、埋め込みコンタクトが可能な半導体装置を
提供するところにある。
［ｉｌ １Ｍを解決するための手段］
本発明の半導体装置は、ゲート電極が、シリコンを主成
分とする膿と、第１の高融点金属化合物膜と、高融点金
属あるいは第２の高融点金属化合物膜の積層膜、あるい
は、シリコンを主成分とする膿と、高融点金属あるいは
第２の高融点金属化合物膜の積層膜からなり、ソース電
極、あるいはドレイン電極の少なくとも一方の電極が、
少なくとも埋め込みコンタクト領域のみ、前記第１の高
融点金属化合物膜と、高融点金属あるいは第２の高融点
金属化合物膜の積層膜からなることを特徴とする。
分とする膿と、第１の高融点金属化合物膜と、高融点金
属あるいは第２の高融点金属化合物膜の積層膜、あるい
は、シリコンを主成分とする膿と、高融点金属あるいは
第２の高融点金属化合物膜の積層膜からなり、ソース電
極、あるいはドレイン電極の少なくとも一方の電極が、
少なくとも埋め込みコンタクト領域のみ、前記第１の高
融点金属化合物膜と、高融点金属あるいは第２の高融点
金属化合物膜の積層膜からなることを特徴とする。
［実 施 例］
第１図は、本２発明の実施例における半導体装置の断面
図を示す、１０１は、Ｎ形シリコン基板、１０２は、シ
リコン酸化膜、１０３は、ゲート酸化膜、１０４はＮ型
多結晶シリコン膜、１０５は、硅化チタニウム膿、１０
６は、硅化モリブデン膜、１０７は、Ｐ膨拡散層、１０
８は、眉間絶縁膜、１０９は、アルミニウム配線膜であ
る１本実施例のように、ゲート電極を燐を含んだＮ形多
結晶シリコン膜と硅化チタニウム膜と硅化モリブデン膜
で形成することによって、回連イオンによる閾値電圧の
不安定性を少なくなり、ソース、あるいは、ドレイン電
極は、シリコン基板上に形成された硅化チタニウム膜と
、その上に積層された硅化モリブデン膜によって、直接
、シリコン基板に接触し、ゲート電極、及び、埋め込み
コンタクト領域の電極形成後に、ソースおよびトレイン
拡散を１行うことによって、同一タイプの不純物がシリ
コン基板上に形成された硅化チタニウム膓と、その上に
積層された硅化モリブデン瞑、及びその直下のシリコン
基板、及びそれに隣接するジノコン基板に拡散されるた
めに、Ｎ形はもちろんのことＰ形ＭＯ５型電界効果トラ
ンジスタにおいても、ソースあるいはドレインから直接
シリコン基板に接続し、自己整合的に電極をとることが
可能となる。
図を示す、１０１は、Ｎ形シリコン基板、１０２は、シ
リコン酸化膜、１０３は、ゲート酸化膜、１０４はＮ型
多結晶シリコン膜、１０５は、硅化チタニウム膿、１０
６は、硅化モリブデン膜、１０７は、Ｐ膨拡散層、１０
８は、眉間絶縁膜、１０９は、アルミニウム配線膜であ
る１本実施例のように、ゲート電極を燐を含んだＮ形多
結晶シリコン膜と硅化チタニウム膜と硅化モリブデン膜
で形成することによって、回連イオンによる閾値電圧の
不安定性を少なくなり、ソース、あるいは、ドレイン電
極は、シリコン基板上に形成された硅化チタニウム膜と
、その上に積層された硅化モリブデン膜によって、直接
、シリコン基板に接触し、ゲート電極、及び、埋め込み
コンタクト領域の電極形成後に、ソースおよびトレイン
拡散を１行うことによって、同一タイプの不純物がシリ
コン基板上に形成された硅化チタニウム膓と、その上に
積層された硅化モリブデン瞑、及びその直下のシリコン
基板、及びそれに隣接するジノコン基板に拡散されるた
めに、Ｎ形はもちろんのことＰ形ＭＯ５型電界効果トラ
ンジスタにおいても、ソースあるいはドレインから直接
シリコン基板に接続し、自己整合的に電極をとることが
可能となる。
次に、本発明の製造方法について第１図を用いて説明す
る。まず、Ｎ形シリコン基板１０１に、シリコン酸化膜
１０２を形成し、活性領域２０１にゲート酸化１ｌｌｌ
Ｏ３を２０ｎｍ成長し、その上にＣＶＤ法により多結晶
シリコン膜を２００ｎｍ成長し、燐の雰囲気中で多結晶
シリコン膜に燐を拡散し、Ｎ形多結晶シリコン膜及びゲ
ート酸化膜をホトエツチング法により、埋め込みコンタ
クト領域のみ除去する。
る。まず、Ｎ形シリコン基板１０１に、シリコン酸化膜
１０２を形成し、活性領域２０１にゲート酸化１ｌｌｌ
Ｏ３を２０ｎｍ成長し、その上にＣＶＤ法により多結晶
シリコン膜を２００ｎｍ成長し、燐の雰囲気中で多結晶
シリコン膜に燐を拡散し、Ｎ形多結晶シリコン膜及びゲ
ート酸化膜をホトエツチング法により、埋め込みコンタ
クト領域のみ除去する。
次に、その上に、チタニウムを５０ｎｍスパックー法に
より蒸着し、ハロゲンランプにより８００℃３０秒加熱
し、硅化チタニウムにかえた後、スパッターエツチング
を行い、硅化モリブデン膜を２００ｎｍスパックー法に
より蒸着し、ホトエツチング法により、配線領域以外の
硅化チタニウム膜と硅化モリブデン賎あるいは、硅化モ
リブデン膜と硅化チタニウム膜とＮ形多結晶シリコン膿
を除去し、第１図に示すＮ型多結晶シリコン膜１０４、
と硅化チタニウムｌ１ｉ１０５と硅化モリブデン１０Ｂ
を形成する。
より蒸着し、ハロゲンランプにより８００℃３０秒加熱
し、硅化チタニウムにかえた後、スパッターエツチング
を行い、硅化モリブデン膜を２００ｎｍスパックー法に
より蒸着し、ホトエツチング法により、配線領域以外の
硅化チタニウム膜と硅化モリブデン賎あるいは、硅化モ
リブデン膜と硅化チタニウム膜とＮ形多結晶シリコン膿
を除去し、第１図に示すＮ型多結晶シリコン膜１０４、
と硅化チタニウムｌ１ｉ１０５と硅化モリブデン１０Ｂ
を形成する。
最後に、Ｎ型多結晶シリコンＩＩ！１０４と硅化モリブ
デン１１１０６をマスクにして、硼素を２×１０”ｃｍ
−”イオン打ち込みし、Ｐ膨拡散層１０７を形成した後
、ＣＶＤ法により、酸化シリコン膜を６００ｎｍ成長し
、眉間絶縁ｉ１！ １０ Ｂを形成し、１０００℃２０
分アニールを行い、スルーホールを眉間絶縁１！ １０
８に開け、アルミニウムを１１０００ｎスパツタ法によ
り蒸着し、所望のパターンにホトエツチング法により加
工し、アルミニウム配線１１１１０９を形成する。
デン１１１０６をマスクにして、硼素を２×１０”ｃｍ
−”イオン打ち込みし、Ｐ膨拡散層１０７を形成した後
、ＣＶＤ法により、酸化シリコン膜を６００ｎｍ成長し
、眉間絶縁ｉ１！ １０ Ｂを形成し、１０００℃２０
分アニールを行い、スルーホールを眉間絶縁１！ １０
８に開け、アルミニウムを１１０００ｎスパツタ法によ
り蒸着し、所望のパターンにホトエツチング法により加
工し、アルミニウム配線１１１１０９を形成する。
以上の工程を経て、本発明の半導体装！が充成する。
上記実施例では、Ｐ形ＭＯＳ型電界効果トランジスタに
ついて説明したが、Ｎ形ＭＯＳ型電界効果トランジスタ
においても、ソース、ドレイン形成のためのイオン打ち
込み不純物タイプが異なるだけで、同様に実施でき、又
、相補形ＭＯＳ型電界効果トランジスタにも実施できる
。さらには、第１の金属としてチタニウム膜を用いて説
明したが、モリブデン膜、タングステン膿などの高融点
金属でも同等の効果が得られ、また第２の金属として、
硅化モリブデン膜を用いて説明したが、硅化タングステ
ン肋、硅化チタニウム膜などの高融点金属化合物や、モ
リブデン賎、タングステン膿などの高融点金属でも同等
の効果が得られる。さらには、シリサイド化の際のスト
レスによるゲート膜破壊を少なくするために、高濃度の
燐を含む多結晶シリコン上にシリサイドができにくいこ
とをつがい、選択的にシリサイド化を行い、ゲート領域
に硅化チタニウム謹を形成しないことも可能である０本
発明の趣旨を逸脱しない範囲において、種々変更可能な
事は言うまでもない。
ついて説明したが、Ｎ形ＭＯＳ型電界効果トランジスタ
においても、ソース、ドレイン形成のためのイオン打ち
込み不純物タイプが異なるだけで、同様に実施でき、又
、相補形ＭＯＳ型電界効果トランジスタにも実施できる
。さらには、第１の金属としてチタニウム膜を用いて説
明したが、モリブデン膜、タングステン膿などの高融点
金属でも同等の効果が得られ、また第２の金属として、
硅化モリブデン膜を用いて説明したが、硅化タングステ
ン肋、硅化チタニウム膜などの高融点金属化合物や、モ
リブデン賎、タングステン膿などの高融点金属でも同等
の効果が得られる。さらには、シリサイド化の際のスト
レスによるゲート膜破壊を少なくするために、高濃度の
燐を含む多結晶シリコン上にシリサイドができにくいこ
とをつがい、選択的にシリサイド化を行い、ゲート領域
に硅化チタニウム謹を形成しないことも可能である０本
発明の趣旨を逸脱しない範囲において、種々変更可能な
事は言うまでもない。
［発明の効果］
以上述べたように本発明によれば、ゲート電極が、シリ
コンを主成分とする膜と、第１の高融点金属化合物膜と
、高融点金属あるいは第２の高融点金属化合物膜の積層
膜、あるいは、シリコンを主成分とする膿と、高融点金
属あるいは第２の高融点金属化合物膜の積層膜からなり
、ソース電極、あるいはドレイン電極の少なくとも一方
の電極が、少なくとも埋め込みコンタクト領域のみ、前
記第１の高融点金属化合物膜と、高融点金属あるいは第
２の高融点金属化合物膜の積層膜からなることにより、
燐を含んだ多結晶シリコンと高融点金属の積層１ｍ（ポ
リサリイド構造）をゲート電極に用いながら、Ｎ形、及
び、Ｐ形ＭＯＳ型電界効果トランジスタにおいて、埋め
込みコンタクトが可能となり、相互配線の自由度が高く
なり、回連イオンにたいして安定な相補形ＭＯＳ型電界
効果トランジスタ集積回路が、よりコンパクトできると
いう効果を有する。更には、第２の高融点金属化合物膜
である硅化モリブデン膜が、シリコン基板との化合物で
ある第１の高融点金属化合物膜硅化チタニウム膜を介し
てシリコン基板に接続しているため、硅化モリブデン膜
とシリコン基板との接触抵抗が低下するという効果を有
する。
コンを主成分とする膜と、第１の高融点金属化合物膜と
、高融点金属あるいは第２の高融点金属化合物膜の積層
膜、あるいは、シリコンを主成分とする膿と、高融点金
属あるいは第２の高融点金属化合物膜の積層膜からなり
、ソース電極、あるいはドレイン電極の少なくとも一方
の電極が、少なくとも埋め込みコンタクト領域のみ、前
記第１の高融点金属化合物膜と、高融点金属あるいは第
２の高融点金属化合物膜の積層膜からなることにより、
燐を含んだ多結晶シリコンと高融点金属の積層１ｍ（ポ
リサリイド構造）をゲート電極に用いながら、Ｎ形、及
び、Ｐ形ＭＯＳ型電界効果トランジスタにおいて、埋め
込みコンタクトが可能となり、相互配線の自由度が高く
なり、回連イオンにたいして安定な相補形ＭＯＳ型電界
効果トランジスタ集積回路が、よりコンパクトできると
いう効果を有する。更には、第２の高融点金属化合物膜
である硅化モリブデン膜が、シリコン基板との化合物で
ある第１の高融点金属化合物膜硅化チタニウム膜を介し
てシリコン基板に接続しているため、硅化モリブデン膜
とシリコン基板との接触抵抗が低下するという効果を有
する。
第１図は、本発明の半導体装置の一実施例を示す主要断
面図。 ０１ ０２ ０３ ０４ ０５ ０６ ０７ ０８ Ｎ形シリコン基板 シリコン酸化膜 ゲート酸化膜 Ｎ型多結晶シリコン膜 硅化チタニウム膜 硅化モリブデン膜 Ｐ膨拡散層 眉間絶縁膜 ０９ アルミニウム配線月莫 以 上
面図。 ０１ ０２ ０３ ０４ ０５ ０６ ０７ ０８ Ｎ形シリコン基板 シリコン酸化膜 ゲート酸化膜 Ｎ型多結晶シリコン膜 硅化チタニウム膜 硅化モリブデン膜 Ｐ膨拡散層 眉間絶縁膜 ０９ アルミニウム配線月莫 以 上
Claims (3)
- （１）ゲート電極が、シリコンを主成分とする膜と、第
１の高融点金属化合物膜と、高融点金属あるいは第２の
高融点金属化合物膜の積層膜、あるいは、シリコンを主
成分とする膜と、高融点金属あるいは第２の高融点金属
化合物膜の積層膜からなり、ソース電極、あるいはドレ
イン電極の少なくとも一方の電極が、少なくとも埋め込
みコンタクト領域のみ、前記第１の高融点金属化合物膜
と、高融点金属あるいは第２の高融点金属化合物膜の積
層膜からなるＭＯＳ型電界効果トランジスタを含むこと
を特徴とする半導体装置。 - （２）前記シリコンを主成分とする膜は、燐を含んでい
る多結晶シリコン膜であることを特徴とする請求項１記
載の半導体装置。 - （３）前記第１の高融点金属化合物膜は、高融点金属と
シリコン基板との化合物である硅化高融点金属膜である
ことを特徴とする請求項１記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004186A JPH03209773A (ja) | 1990-01-11 | 1990-01-11 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2004186A JPH03209773A (ja) | 1990-01-11 | 1990-01-11 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03209773A true JPH03209773A (ja) | 1991-09-12 |
Family
ID=11577676
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004186A Pending JPH03209773A (ja) | 1990-01-11 | 1990-01-11 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03209773A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230044292A (ko) | 2020-08-13 | 2023-04-03 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 전극부 및 그 제조 방법 |
-
1990
- 1990-01-11 JP JP2004186A patent/JPH03209773A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20230044292A (ko) | 2020-08-13 | 2023-04-03 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 전극부 및 그 제조 방법 |
| KR20250171411A (ko) | 2020-08-13 | 2025-12-08 | 도쿄엘렉트론가부시키가이샤 | 반도체 장치의 전극부 및 그 제조 방법 |
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