JPH03209910A - フィルタ時定数制御機能を備えたフィルタ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、フィルタ時定数制御方法、及び、フィルタ時
定数制御機能を備えたフィルタ回路にかかり、特に、低
電圧・低電力・小型化が要求されるページャ−受信機の
受信部のフィルタに好適な時定数制御方法、及び、フィ
ルタ時定数制御機能を備えたフィルタ回路に関する。

〔従来の技術〕

従来のフィルタの時定数制御方式では、受信信号をフィ
ルタリングする動作と、そのフィルタ回路の時定数制御
とを平行しておこなっていた。

例えば、入力信号をフィルタリングするためのフィルタ
（以下、本体フィルタという）と、本体フィルタの時定
数を制御するための制御回路と、本体フィルタと同一構
造の疑似フィルタとを設け、この疑似フィルタに所定の
周波数をもつ基準信号を入力し、その結果出力された出
力信号のレベルと所定の基準レベルとを比較する。その
比較の結果、出力レベルと基準レベルとの誤差に応じた
電１１− 圧または電流を、疑似フィルタに誤差を打ち消す極性で
フィードバックするとともに、本体フィルタに供給する
ようにしている。

ここで、本体フィルタと疑似フィルタとの相対精度（制
御特性も含む）を高くすれば、疑似フィルタにフィード
バックされる電圧あるいは電流は、本体フィルタに対し
ても、そのまま誤差を打ち消すように作用することにな
る。

また、フィルタ内部の時定数制御素子としては、例えば
、電圧で制御するバリキャップやＤ−ＭＯＳのＯＮ抵抗
、あるいは電流で制御するダイオードＯＮ抵抗等が用い
られ、キャパシタとそのキャパシタの接続の０Ｎ１０Ｆ
Ｆ制御をするための制御素子スイッチ等は用いられない
。上述したように、従来の受信方式では、受信信号のフ
ィルタリングと本体フィルタの時定数制御を平行してお
こなっているため、時定数制御素子としてキャパシタ等
を含む制御素子を用いると時定数制御に応じて、スイッ
チがＯＮ　１０ＦＦされ、その影響が、本体フィルタに
雑音として混入するからである。

１２− また、他の従来例としては、疑似フィルタ内の時定数制
御素子により発振器を構成し、この発振器からの発振信
号と、所定の周波数をもつ基準信号との位相誤差を検出
し、その位相誤差に応じた電圧を疑似フィルタ及び本体
フィルタに供給するものもある。この位相誤差に応じた
電圧が、上記疑似フィルタと同様に本体フィルタに作用
することになる。

尚、これらの従来技術は、特開昭６０−２１４６１７号
、あるいは、ｒａｎ−ｃｈｉｐ　Ａｕｔｏｍａｔｉｃ　
Ｔｕｎｉｎｇ　ｆｏｒ　ａＣＭＯ３Ｃｏｎｔｉｎｕｏｕ
ｓ−Ｔｉｍｅｎ　ＦｉｌｔｅｒＪ　＋　Ｍｉｈａｉ　Ｂ
ａｎｕ。

Ｙａｎｎｉｓ　Ｔｓｉｎｉｄｉｓ、　ｌ５ＳＣＣ８５／
ＦＲＩＤＡＹ、　ＦＥＢＲＵＡＲＹ１５、　ＩＥＥＥ　
Ｉｎｔｅｒｎａｔｉｏｎａｌ　５ｏｌｉｄ−８ｔａｔｅ
　Ｃ１ｒｃｕｉｔｓＣｏｎｆｅｒｅｎｃｅに記載されて
いる。

〔発明が解決しようとする課題〕

今日、フィルタをＬＳＩ化し、小型化・低電力化するこ
と、特にＬＳＩ化されたフィルタを用いて小型で電力消
費が少ないページャ−受信機を実現することが望まれて
いる。　しかしながら、従来のページャ−受信機に用い
られているフィルタにはセラミックフィルタが多く、そ
の小型化には限界があった。また、そのフィルタ部分を
ＬＳＩ化しようとすると、上述したように１時定数制御
素子としてバリキャップ等を用いるモノシリツクフィル
タの他、このフィルタの制御をするための同一構造の疑
似フィルタ及び制御回路を必要とする。そのため、制御
回路、疑似フィルタ等を含めたフィルタ回路の総面積が
回路の縮小化に障壁となる。また、信号受信動作中に、
時定数制御をするため、その全消費電力が多くなるとい
った問題がある。

具体的には、フィルタの時定数制御素子として上記バリ
キャップを用いる場合には、フィルタの容量値を±２５
％程度制御するために約３ｖの制御電圧を必要とする。

また、フィルタの時定数制御素子を、Ｄ−ＭＯＳトラン
ジスタのＯＮ抵抗をゲート電圧で制御するような構造に
した場合には、Ｄ−ＭＯＳトランジスタの非線形特性に
よる高周波歪の発生を補償するため、フィルタとして全
差動形のフィルタを用いなくてはならず、回路面積の縮
小化に好ましくない。

本発明の目的は、回路面積が小さく低電力・低電圧で動
作するフィルタの時定数制御方法、及び、その時定数制
御機能を備えたフィルタを提供することにある。

本発明の他の目的は、上記フィルタを用いることにより
、回路面積が小さく低電力・低電圧で動作する無線受信
機に適した無線受信方法を提供することにある。

〔課題を解決するための手段〕

上記目的を達成するために、本発明のフィルタ時定数制
御方法は、入力信号を所定タイミングでフィルタリング
する都度、それに先だって所定周波数及び所定信号レベ
ルを有する基準信号を上記フィルタに入力する５ｔｅｐ
と、該フィルタからの出力信号レベルと所定の基準レベ
ルとを比較し、該比較結果に応じて該フィルタの時定数
を調整する５ｔｅｐとから構成される。

また、上記他の目的を達成するために本発明の無線受信
方法は、無線受信機内の回路を所定周期１５ で間歇的に動作させ、各動作期間に受信信号をフィルタ
リング後、復調出力する無線受信機において、各動作期
間内の第１の時間帯で上記無線受信機内のフィルタの時
定数制御をおこなう５ｔｅｐと、該時定数制御の終了後
の第２の時間帯で上記受信信号をフィルタリングし、復
調出力する５ｔｅｐとから構成される。

具体的には、送信局との回線接続時に、上記送信信号に
含まれていたタイムスロット割り当て情報に従い、受信
機内のベースバンド部が所定周期間隔（規格では、２１
ｓｅｃ）で、バッテリーセービング信号（ＢＳ信号）を
出力する。

次に、フィルタの時定数を制御するための制御部は、上
記ＢＳ信号の立上りから所定のタイミング（例えば、ｌ
Ｑｍｓｅｃ後）で、所定の期間（例えば、３ｍ５ｅｃ）
、基準信号をフィルタに入力し、このフィルタからの出
力信号レベルと所定の基準レベルとを比較することによ
って、フィルタの時定数制御を行ない、その時定数制御
終了後毎に、受信信号を上記フィルタに入力切り換えし
、復調部６ にて復調して出力（発音・表示等）する。

また、上記制御部は、フィルタ内部に並列接続された複
数のキャパシタ（あるいは、直列に接続された抵抗素子
）の中から、必要なキャパシタ（あるいは抵抗素子）を
スイッチを用いて選択することによって、フィルタの時
定数制御を行なうようにした。また、これらの並列接続
された複数のキャパシタの各容量比（抵抗素子の場合に
は、抵抗値）を、例えば、１，２，４，８．・・・とい
うように、２倍の比率で増加するようにする。

また、上記制御部は、Ａ／ＤコンバータによってＡ／Ｄ
変換された後のフィルタ出力の信号のレベルを、所定の
基準レベルと比較することによって、フィルタの時定数
を制御するが、その時定数制御期間にフィルタに入力す
る基準信号を生成する基準信号生成部に供給される基準
電圧を、上記Ａ／ＤコンバータがＡ／Ｄ変換に用いる基
準電圧として併用する。

〔作用〕 本発明のフィルタ時定数制御方法では、所定タイミング
で入力される入力信号をフィルタリングする前に、所定
周波数及び所定信号レベルを有する基準信号を上記フィ
ルタに入力し、該フィルタからの出力信号に応じて、該
フィルタの時定数を制御するようにしたため、従来必要
であった疑似フィルタ等の回路が不要となり、低消費電
力化。

回路面積の低減化が可能となる。

また、フィルタの時定数を制御する場合には、フィルタ
内部に並列接続された複数のキャパシタ（あるいは、直
列に接続された抵抗素子）の中から、必要なキャパシタ
（あるいは抵抗素子）をスイッチの０Ｎ１０ＦＦにより
選択することによっておこなうようにした。そのため、
従来のようにバリキャップまたは全差動型のフィルタを
必要としないので、電源の低電圧化、あるいは、フィル
タ自体の小型化が容易となる。　また、並列接続された
複数のキャパシタ（あるいは直列接続された抵抗）の各
容量比（あるいは各抵抗比）を、２倍の比率で増加する
ようにし、時定数の最大ビットから順次低ビットを選択
設定することで、ビット数と同様の回数で設定を終了で
きる。

また、本発明の無線受信方法も同様に、各間歇動作の起
動時から所定周期間隔で上記無線受信機内のフィルタの
時定数制御をおこない、フィルタの時定数制御の終了後
、所定期間毎に上記受信信号の復調をおこなうようにし
たため、従来必要であった疑似フィルタ等の回路が不要
となり、低消費電力化２回路面積の低減化が可能となる
。

また、フィルタに入力される基準信号を生成する基準信
号生成部に供給する基準電圧を、Ａ／Ｄコンバータがフ
ィルタ出力信号のＡ／Ｄ変換時に用いる基準電圧として
併用することにより、基準信号自身に含まれる誤差が、
Ａ／Ｄコンバータのゲイン変動に与える影響を打ち消す
ことができる。

〔実施例〕

以下、本発明のフィルタ時定数制御方式をページャ−受
信機に用いた場合の一実施例を１図面を用いて説明する
。

第１図は、本発明を適用したページャ−受信機の概要図
である。図において、１はアンテナ（図１９− 示せず）を介して受信された信号、あるいはフィルタの
時定数制御のための基準信号を、選択的に切り換えて入
力するための入力切換回路、２は時定数可変なローパス
フィルタ、３はフィルタ２の時定数を制御するための制
御ロジック回路である。

更に、受信機には、フィルタ２から出力されるアナログ
信号をディジタル信号に変換するためのＡ／Ｄコンバー
タ４．ディジタルフィルタ５．ディジタル信号を復調す
るための復調回路６．受信の間歇動作のタイミングの基
準となるバッテリーセービング信号（ＢＳ信号）を出力
したり、デイスプレィ等の出力系回路へ出力するための
ベースバンド部７が含まれる。

このベースバンド部７は、予め送信局からアンテナを介
して受信した信号（制御信号）の内容に応じて、あるタ
イミングから所定期間、所定周期間隔で、上記バッテリ
ーセービング信号（ＢＳ信号）を出力する。例えば、送
信局が複数の受信機に対し、時分割通信をおこなう場合
、送信局から各受信機宛に送られてくる制御信号には、
各受信２０− 機に割り当てるタイムスロットに関する情報が含まれる
。ベースバンド部７は、その情報によって指示されるタ
イミングを起点として、所定期間。

所定周期間隔で上記ＢＳ信号を出力することになる。具
体的タイミングチャートについては、第２図、第３図を
用いて後述する。

尚、理解を容易にするため、ベースバンド部７に接続さ
れる出力系の回路（例えば、液晶デイスプレィ等）や、
Ａ／Ｄコンバータ４等に供給される基準電圧Ｖ　ｒ　ｓ
　ｆ発生回路等は図面において省略しである。

上記ＢＳ信号出力期間中、受信機はフィルタの時定数制
御、あるいは送信局から受信した信号を復調し、出力す
ることになる。本実施例においては、フィルタを用いて
入力信号のフィルタリングをする前に、予めそのフィル
タの時定数を制御しておく。

次にフィルタ時定数制御終了後の受信信号の復調動作に
ついて説明する。

受信信号は、信号入力端子８（ＩＮ）から入力され、入
力切換回路ｌ内のスイッチ１０（ＳＩＮ）を通り、フィ
ルタ回路２の入力線（ＦＩＮ）に出力される。更に、信
号はフィルタ２によってフィルタリングされ、出力線（
ＦＯＯＴ）からＡ／Ｄコンバータ４に入力される。Ａ／
Ｄコンバータ４により変換されたディジタル出力信号は
、ディジタルフィルタ５に供給され、復調回路６におい
て復調される。ベースバンド部７では復調回路６がらの
信号を解読し、出力系回路（デイスプレィ等）に出力す
る。また、受信機内の一部の回路は、ベースバンド部７
から上述したＢＳ信号の供給をうけており、自局に割り
当てられたタイムスロット以外はその供給電源を“ＯＦ
Ｆ”にし、不要な電力消費を防止している。尚、図面上
においては、受信機内の内部電源、各回路と電源とのス
イッチ部。

接続線等については省略されている。

次に、上記受信信号の前におこなわれるフィルタ時定数
制御期間の動作について説明する。

フィルタ２の時定数制御期間中、基準信号発生部３１か
ら発生された基準信号（ＰＬ）は、スイッチ１１．（Ｓ
ＰＬ）を介して、フィルタ２に入力される。この時、ス
イッチ１０（ＳＩＮ）はＯＦＦされるよう制御される。

フィルタからの出力は、Ａ／Ｄコンバータ４を経て、制
御ロジック回路３に供給され、その出力信号レベルに応
じて、フィルタ内の時定数を制御する。

第２図は、フィルタ２の時定数制御期間と受信信号の復
調期間（以下、本番受信動作期間という。）とＢＳ信号
との対応関係を示す図である。

ＢＳ信号は、送信局との回線接続期間中は、上述したよ
うに所定周期間隔で繰り返し出力されるが、図において
は、その１周期分のみが示されている。

図中、スタートパルス信号（ＳＴ倍信号は、上記ＢＳ信
号に応じて、スタートパルスクロック発生部３６により
発せられる信号である。このＳＴ倍信号、ＢＳ信号の立
上りに同期して立上り。

Ｔｃｏ期間経過後、立下がるように制御される。また、
制御動作完了パルス信号（ＥＮＤ信号）は、ＢＳ信号の
立上りから１３ｍ５ｅｃ経過後に立上り、２３− ＢＳ信号の立下がりと同期して立下がるように制御され
る。

このＥＮＤ信号は、上述した入力切換回路１に出力され
、この入力切換回路１は信号（ＥＮＤ）の立上り期間中
には、スイッチ１０（ＳＩＮ）をＩＩ　ＯＮ　＋＋とす
る。このＥＮＤ信号は、反転されスイッチ１１に出力さ
れるので、この時スイッチ１１　（ＳＰＬ）は、”　Ｏ
Ｆ　Ｆ”となる。また、ＥＮＤ信号の立下り期間中には
スイッチ１０（Ｓ　Ｉ　Ｎ）は“ＯＦ　Ｆ　”とされ、
スイッチ１１（ＳＰＬ）は、”ＯＮ”とされる。

ここで、フィルタの時定数制御動作は、ＳＴ倍信号立下
がりから、ＥＮＤ信号の立上がりまでの期間Ｔｃ、内に
おこなわれる。また、本番受信動作は、ＢＳ信号の立ち
上りから期間Ｔ。経過後のｔｇから開始され、ＢＳ信号
の立下りまでの期間Ｔ、、経過後に終了する。この期間
ＴＬは、ページャ−受信機に関するシステム規格として
１　、３　ｓｅｃに決められており、本実施例において
もこの規格に従う。また、ＢＳ信号の周期Ｔｐもシステ
ムの２４− 規格として２１ｓｅｃに決められており、本実施例にお
いてもこの規格に従う。

尚１図中期間Ｔｃｏは、ＢＳ信号に応じて、受信機内部
の電源に接続された各回路の機能が安定するために要す
る期間であり、またＥＮＤ信号の立上りからの１０ｍ５
ｅｃの期間はフィルタ以外のディジタル系回路の動作立
上げに要する期間である。

これらの期間は、フィルタ回路設計の際に適当な値に設
定されるようにしてもよいし、任意の値に設定できるよ
うにしてもよい。

次に、第１図中の制御ロジック回路３内の各ブロックの
動作を、詳細に説明する。

スタートパルス、クロック発生部３６は、ＢＳ信号を入
力として、制御動作のスタートを決めるためのＳＴ倍信
号、基準クロック信号（ＣＬ、信号）とを出力する。こ
の２つの信号を入力とするタイミング発生部３３は、基
準信号ＰＬの周波数を決めるためのクロック信号（ＣＬ
　ｘ信号）と、ＳＷ制御部３２がスイッチ制御のタイミ
ングをコントロールするためのクロック信号（ｃ　Ｌ３
信号）を出力する。基準信号発生部３１は、クロックＣ
Ｌ２により、基準信号ＰＬの周波数を決定し、基準電圧
Ｖ１．．によって、基準信号ＰＬの振幅レベルを決定し
ている。

第６図は、基準信号ＰＬとフィルタ２のフィルタ特性と
の関係を説明するためのグラフ図である。

図中のグラフにおいて、横軸がフィルタに入力される入
力信号の周波数、縦軸がその出力信号レベル（ｇａｉｎ
）を示す。尚、基準電圧Ｖ　ｒ　ｍ　ｔは一定とする。

フィルタ２は、抵抗、あるいは、容量値の製造偏差、温
度等の変動を原因として、そのフィルタ特性を、状態Ａ
あるいは状態Ｂの如く変動させる。

したがって、フィルタの時定数を制御することによって
、状態ＡあるいはＢの如く変動したフィルタ特性を、目
標とするフィルタ特性に修正する必要がある。本実施例
においては、フィルタ出力の信号レベルと所定の信号レ
ベル（ＶＴ、Ｉ）との比較結果に応じて、フィルタ時定
数を制御する。そのため、フィルタに入力すべき基準信
号ＰＬとじては、フィルタ特性の変動により、その出力
信号レベルが大きく影響をうけるような周波数をもつ信
号を用いることが望ましい。したがって、本実施例では
、第６図に示すように、この基準信号ＰＬの周波数を、
目標とするフィルタ帯域外にもうけるようにする。

また、本実施例ではこの基準電圧Ｖ　ｒ　ｓ　ｆ　を、
Ａ／Ｄコンバータ４におけるゲイン決定のための基準電
圧としても用いる。

例えば、基準信号ＰＬの信号レベルは、ＰＬ＝に、・Ｖ
−ｔ　（Ｋｌ　　：定数）と表わせるように、基準電圧
Ｖ１．．に比例した信号である。また、Ａ／Ｄコンバー
タ４から出力される信号ＰＬ’の信号レベルは、 Ｐ　Ｌ　’　＝　Ｇ　′Ｖ　ＦＯＵＴ （Ｇ：定数、　　ＶＦＯＵＴ：フィルタ出力）と表わせ
るように、ＶＦＯＵＴの信号レベルに比例している。

ここで、Ａ／Ｄコンバータ４に供給されるＶ　Ｆ　＠　
ｆは、 ２７− いう式で表わすことができる。信号の出力レベルに着目
すればＶＦＯＵＴ＝　Ｋｍ　・Ｐ　Ｌ　（Ｋ２　：定数
）であるから、上述した式は、 Ｐ　Ｌ’　”Ｇ−ＶＦＯＵＴ＝Ｇ−Ｋｇ　・Ｐ　Ｌ＝に
′　・　　　・Ｋ□・ｖｌ。、・Ｋ２Ｖ　ｔ　ａ　ｆ ＝に’　　・Ｋ１・Ｋ２ となり、基準電圧ｖ、、。、は信号ＰＬ’　に何ら影響
を与えないことになる。したがって、基準信号発生部３
１とＡ／Ｄコンバータとで同一の基準電圧Ｖ　ｒ　＃　
ｆ　を併用することにより、ｖｌ、、に混入する誤差の
影響を打ち消すことができる。

ＳＷ制御部３２は、時定数制御のためのコンデンサーＣ
２１１〜２１３．Ｃ２２１〜Ｃ２２３を０Ｎ１０ＦＦ制
御するため、スイッチドライブ信号ＳＤ１．ＳＤ２．Ｓ
Ｄ３と、上述したＥＮＤ信号を出力する。これらの信号
のタイミングは入力クロックＣＬａによって決定される
。なお、コンパ２８− レータ３５の判定出力ＴＨＯの極性がＩＩ　ＨＩＩが“
Ｌ”によって、スイッチドライブ信号ＳＤ工。

Ｓ　Ｄｘ、　Ｓ　Ｄａを順次１１　ＨＩＩか１１　Ｌ　
ＩＩ　　（１４ＨＩＩ　ａＳＷをＯＮ、”Ｌ”：ＳＷを
０ＦＦ）かを決定するようにする。レベル検出部３４は
、Ａ／Ｄコンバータ４から出力される基準信号ＰＬ’の
交流振幅から、ピークツーピーク値（Ｖｐ−ｐ）を検出
し、コンパレータ３５に出力する。ここで、Ｖｐ−ｐｍ
として検出する理由は、ＰＬ’　にはフィルタ２内のＡ
ＭＰ２２によるＤＣオフセット成分が含まれている場合
があり、これにより、レベル判定誤差が生じるのを防ぐ
ためである。コンパレータ３５は、レベル検出出力Ｖ、
−１値がしきい値ＶＴ□に対して大きい時はｉｔＨ”、
小さい時は“Ｌ”を出力する。

フィルタ２は、第１図に示す如く、入力信号線（ＦＩＮ
）に接続された抵抗Ｒ２０と、このＲ２０の出力端に並
列接続された複数のキャパシタ０２１０〜２１３とから
なる第１段目のフィルタ、及び抵抗Ｒ２１と、このＲ２
１の出力端に並列接続された複数のキャパシタＣ２２０
〜２２３とからなる第２段目のフィルタから構成される
。特に、キャパシタ０２１１〜２１３．Ｃ２２１〜２２
３には、各々スイッチ５Ｃ３１１〜３１３゜５Ｃ３２１
〜３２３が備えられており、これらはキャパシタの接続
制御に用いられる。

このフィルタの時定数制御には３ビツト必要であり、具
体的には、スイッチドライブ信号Ｓ　Ｄ　１（第１ビツ
ト）の“Ｈ７１あるいは“Ｌ”によって、キャパシタＣ
２１１及びＣ２２１の“ＯＮ”“ＯＦＦ”制御をおこな
い、スイッチドライブ信号５ＤｘＣ第２ビツト）の”Ｈ
”あるいは“Ｌ　ＩＴによって、キャパシタＣ２１２及
びＣ２２２の“ＯＮ”ＯＦＦ”制御をおこない、スイッ
チドライブ信号５Ｄ３（第３ビツト）のＩＩ　ＨＩＩあ
るいはＩＩＬ”によって、キャパシタＣ２１３及びＣ２
２３の”ＯＮ”　ＯＦＦ”制御をおこなう。

ここで、第１〜第３ビツトで”　ＯＮ”ＯＦＦ”制御さ
れる各キャパシタの容量比を４：２：１というように、
順次２：１の比率になるように設定する。具体的には、
キャパシタＣ２１１及びＣ２２１の合計容量を４（ｐＦ
）、キャパシタＣ２１２及びＣ２２２の合計容量を２（
ｐＦ）、キャパシタＣ２１３及びＣ２２３の合計容量を
１（ｐＦ）としておく。各キャパシタ容量の比率をこの
ように設定しておけば、３つの制御ビットを用いてキャ
パシタの容量の最小制御単位を１（ｐＦ）とし、制御範
囲幅７　（ｐＦ）の制御が可能となる。したがって、固
定容量のキャパシタＣ２１０及びＣ２２０の合計容量を
、１０（ｐＦ）とすれば、キャパシタ総容量の制御範囲
は、１０〜１７（ｐＦ）となる。

次に、第３図を用いて、上述したクロック信号ＣＬ□〜
ＣＬ、及びスイッチドライブ信号ＳＤ、〜ＳＤ３とフィ
ルタ時定数制御動作との関係について説明する。今、こ
の例においては、フィルタ時定数制御の結果、フィルタ
の容量を１５（ＰＦ）と設定する場合について説明する
。

スタートパルスクロック発生部３６は、上述したスター
トパルス信号（ＳＴ倍信号の立下りに同期３１− して、１２５μｓｅｃ周期のクロックパルスＣＬ。

を出力する。タイミング発生部３３では、このクロック
パルスＣＬ工を基準にして、２５０μｓｅｃ周期のクロ
ックパルスＣＬ２と、１ｍ５ｅｃ周期のクロックパルス
ＣＬ、を出力する。基準信号発生部３１から出力される
基準信号ＰＬは、周波数がＣＬ　ｚに一致した矩形波で
ある。また、スイッチドライブ信号Ｓ　Ｄ　１．　Ｓ　
Ｄ　ｚ　、　Ｓ　Ｄ　３は、制御スタート時において全
部がｔｔ　ＨＩＩとなっており、全スイッチ３１１〜３
１３，３２１〜３２３をＯＮ”にしている。ＣＩの最初
の立上りでＳＤｉ　をＬ”にし、対応するスイッチ３１
１及び３２１のみを“ＯＦＦ”とし、ＣＬ３の周期分（
１ｍ　ｓ　）ホールドする。この１ｍ５ｅｃの時間は、
スイッチを切り換えてから、フィルタ出力信号が安定す
るために必要な時間である。そこでＣＬ　３の２番目の
立上り直前のコンパレータ出力ＴＨＯの値に応じて、ス
イッチドライブ信号ＳＤ、の出力ＣＩＴＬｔ′または”
Ｈ”）を決定する。

今、ＶＴＨはフィルタ容量が１５となるように設２ 定されているため、コンパレータ３５の出力ＴＨ○の値
は“Ｈ”となる。その結果ＳＷ制御部３２は、スイッチ
ドライブパルスＳＤ□をＩｔ　ＨＩＩに設定する。次に
、ＣＬ　ａの２番目の立上りにおいて、ＳＤ、を１７　
Ｌ　７＋に設定する。その結果スイッチ３１２及び３２
２が”　ＯＦ　Ｆ　”となる。同様にＣＬ３の３番目の
立上りに於ては、その直前のＴＨＯが“Ｌ”となるため
、ＳＷ制御部３２はスイッチ３１２及び３２２を“ＯＦ
Ｆ”するために、ＳＤＩをｉｔＬ”に設定し、同時にＳ
　Ｄ　３を“Ｌ　ｒｐに設定する。その結果スイッチ３
１３及び３２３が”　ＯＦ　Ｆ”となる。ＣＬ３の４番
目の立上りに於ては、その直前のＴＨＯが“Ｈ”となる
ため、ＳＷ制御部３２は、スイッチ３１３及び３２３を
ＯＮするためにＳＤ３を１１　ＨＩＩに設定し、同時に
制御完了パルス信号（ＥＮＤ信号）をｌ／Ｈ″′にする
。これにより入力切換回路１のＳＩＮがＯＮ、ＳＰＬが
ＯＦＦとなり１本番の信号受信が可能な状態に切り換わ
る。

以上のように、フィルタの切り換え容量の最大ビットか
ら、順次、小ビットへの設定を行うことにより、最小ビ
ットの設定終了時には、全ての時定数制御動作を完了す
ることができる。

上記容量制御動作による総フィルタ容量値Ｃ０の変化の
様子を示したのが、第５図最下段のグラフである。制御
終了時のＣ６値は、調整範囲１０〜１７に対して１５を
示している。なお、本実施例では制御スイッチ３１１〜
３１３，３２１〜３２３の設定方法として、スタート時
に全スイッチをＯＮにしておき、最大容量（４ｐ　Ｆ）
を制御するＳＤｌから順次ｔｒＬ”にしてゆく方法を用
いたが、この極性を逆にして、スタート時に全スイッチ
を”　ＯＦ　Ｆ”にしておき、ＳＤ工倍信号ら順次“Ｈ
”にしてゆく方法を用いることも可能である。

また、上述した実施例では、フィルタ２の時定数を、キ
ャパシタ容量を切り換えることによって制御してたが、
その時定数制御を抵抗値を切り換えることによって、お
こなうようにしても構わない。

第４図は、抵抗値を可変としたフィルタの構造を示す図
である。図中のフィルタ２′は、第１図フィルタ２と同
様にその入力線（ＦＩ）ｌ）が入力切換回路１．出力端
（ＦＯＵＴ）がＡ／Ｄコンバータ４に接続されており、
その内部抵抗Ｒ２３０〜２３２、Ｒ２４０〜２４２が、
各々スイッチ３３０〜３３２．３４０〜３４２を用いて
接続制御される構造となっている。

また、フィルタ２′は、入力線（ＦＩＮ）に直列接続さ
れた抵抗Ｒ２３０〜２３３とキャパシタＣ２４とからな
る第１段目のフィルタ、及び、直列接続された抵抗Ｒ２
４０〜２４３とキャパシタＣ２５とからなる第２段目の
フィルタから構成されるローパスフィルタである。ここ
で、スイッチ制御部３２から出力されるスイッチドライ
ブ信号ＳＤ％〜ＳＤｓ’の“Ｈ”あるいはＩｔ　Ｌ　Ｉ
Ｔに応じて制御される抵抗Ｒ２３０及びＲ２４０、Ｒ２
３１及びＲ２４１，Ｒ２３２及びＲ２４２の各抵抗値の
比率を、４：２：１（例えば、４Ω。

２Ω、１Ω）とすれば、上述したフィルタ２と同３５− 様に、３つの制御ビット（ＳＤ、’〜ＳＤ３′）を用い
て、抵抗値の最小制御単位を１（Ω）とし、制御範囲幅
７（Ω）の制御が可能となる。

ただし、各抵抗は、Ｓ　Ｄ　Ｌ　’〜ＳＤ３′信号が“
ＨＩＴとなったときに、ショー１へされ、○ＦＦ”とな
るため、第３図を用いて説明した実施例とは、ＳＤ□〜
ＳＤａ信号の極性を反転する必要がある。

第５図は上記フィルタ２′を用いて時定数制御した場合
の、スイッチドライブ信号（ＳＤｌ、’〜Ｓ　Ｄ　２　
’信号）と総抵抗値Ｒの変化の様子を示す図である。原
理的には第３図と同様なので説明を省略する。

尚、上述した実施例においては、本発明のフィルタ時定
数制御方式を、周期的に受信動作をおこなうページャ−
受信機に適用した場合について説明してきた。しかしな
がら、本発明によるフィルタ時定数制御方式は、装置内
部にフィルタを有し、電源投入後あるいは装置の起動時
に、装置内部のフィルタの時定数を補正制御し、その後
補正制御されたフィルタを用いて目的の信号処理をする
よ３６− うな装置にも用いることができる。例えばラジオ。

テレビ、通信端末等が挙げられる。この場合、フィルタ
２及び時定数制御回路３の接続関係は若干の変更を要す
る。例えば、フィルタ出力をアナログ値として用いる場
合には、第１図のフィルタ２からの出力信号は、直接レ
ベル検出部３４に入力されるとともに、出力信号をアナ
ログ値として用いる出力系回路に、接続されることにな
る。

以上の実施例は、フィルタ時定数の製造偏差を自動的に
補正するものであるが、第１図コンパレータのしきい値
電圧ＶＴＨ又は基準信号ＰＬのレベルあるいは周波数を
調整することにより、容易に可変フィルタとして使用す
ることも可能である。

次に、本発明をページャ−受信機に用いた場合の第２の
実施例について説明する。

上述してきた実施例においては、時定数制御期間にフィ
ルタに入力される信号として、所定の周波数及び所定ベ
ルを持つ基準信号をもちいた。これにだいし、第２の実
施例では、フィルタの時定数構成素子を用いて、三角波
を発生させ、その出力レベルを一定の基準レベルと比較
し、その大小によって、フィルタの時定数を切換え制御
する。

第７図は、第２の実施例を説明するための図である。図
において、９は三角波発生部であり、この三角波発生部
は、三角波を発生するための入力切換回路と、容量素子
の両端を０Ｎ１０ＦＦするスイッチ回路とから構成され
る。３ｏは、フィルタ２の時定数を制御する制御ロジッ
ク回路である。

尚、８，２，４，５，６．７についての機能動作につい
ては、第１図と同様なので説明を省略する。

入力切換回路のスイッチ５ＰＬＩ　１の入力には、直流
電圧ＶＢが入力される。スイッチ（Ｓｏ）９２は、一端
がアースされ、他端がフィルタ２の容量素子２２０〜２
２３のＡＭＰ２２の入力側に接続される。

制御ロジック回路３０には、第１図の基準信号発生部３
１に対応する回路がない。第２の実施例においては、タ
イミング発生部３３０が、三角波発生部９のスイッチ（
Ｓｏ）９２を０Ｎ１０ＦＦ制御するためのパルス（ＳＷ
Ｐ）５０を出力する。

また、コンパレータ３５には、フィルタ２の出力Ｆ　０
ＩＩＴ　（４７）が直接入力される。したがって、第１
の実施例におけるコンパレータがディジタル型であるの
に対し、第２の実施例におけるコンパレータはアナログ
型である。制御ロジック回路３０のその他の部分につい
ては、第１の実施例と同様のため、その説明を省略する
。

尚、三角波発生部９の接続方法としては１例えば、フィ
ルタ２の抵抗Ｒ２１と容量２１３の間に接続することも
可能である。

第１の実施例では、第３図にあるように、ＣＬ　３の立
上り時において、各ビットに対応する容量が’　ＯＦＦ
”されたことによる過渡応答があるため、基準信号ＰＬ
のレベルが安定するために必要な時間として、１ｍ５ｅ
ｃ（基準信号ＰＬの４周期分である）、３ビツトの合計
では３　ｍ５ｅｃかかる。

しかしながら、第２の実施例では、容量の両端を信号の
１周期ごとにスイッチ（Ｓｏ）９２によりショー１へリ
セットしているため、過渡応答の影響はネグリジブルと
なる。したがって、スイッチド３９− ライバパルスｓｗｐ　（第７図）の周期を、基準信号Ｐ
Ｌ（第３図）と同一とすると、ＣＬｓＣ第７図）の周期
は、ＣＬ、（第３図）の周期の１／４となり、時定数制
御に要する総時間ＴＣ，は、３　ｍ５ｅｃの１／４であ
る０、７５ｍ５ｅｃとなる。

次に、第８図を用いて、第２の実施例における各部の信
号波形を説明する。尚、図中、ＳＴ、ＣＬ、ＣＬ、、Ｅ
ＮＤについては第３図と同様のため、説明を省略する。

第８図において、ＳＷＰは、スイッチ（Ｓｏ）９２を０
Ｎ１０ＦＦするためのドライブパルスで、この例では、
ハイレベル”Ｈ”でＯＮ、ローレベル”Ｌ”でＯＦＦで
ある。ＦｏｕＴは、フィルタ２の出力であり、且つ、コ
ンパレータ３５の入力信号である。ＦｏＵアの波形を示
すグラフの縦軸には、所定の閾値電圧ＶＴＲと、低電圧
源電位ＶＢとが表示されている。ＴＨｏはコンパレータ
３５の出力信号であり、入力信号（ＦＯＩＪＴ）　４７
のレベルが、閾値ＶＴ□より高いときにはハイレベルＩ
Ｉ　Ｈ”となり、閾値ＶＴＲより低いときにはローレベ
ル”Ｌ”Ｍｒ− となる。

尚、これらの波形は、フィルタ内部のキャパシタの総容
量を１５（ＰＦ）と設定する場合に対応している。

ＳＤ、、Ｓｖｘ、ＳＤ、の立ち下がり開始点は、第１の
実施例（第３図参照）と同様であるが、立上り開始点は
第１の実施例（第３図参照）より早くなる。キャパシタ
の総容量ＣＣの変動量が第３図の場合と異なるのは、Ｓ
Ｄ□、ＳＤ３の立上りが第１の実施例よりも早くなって
いることが原因である。もっとも、最終的なキャパシタ
の総容量ＣＧの集束値は、　１５　（ｐＦ）となること
変わりはない。

〔効果〕

以上の実施例の説明から、明らかなごとく、本発明のフ
ィルタ時定数制御方式によれば、自動的に時定数制御を
おこなうフィルタにおいて、その回路面積、あるいは電
力消費を少なくすることができる。

具体的な効果としては、次に示すような効果を挙げるこ
とができる。

第１の効果として、時定数制御動作を通常動作と分離し
て、短期間で終了することによる消費電力低減効果があ
る。ページャ−受信機の受信信号復調期間は、上述した
通り１３００ｍｓであり、これに対して、フィルタの時
定数制御期間（Ｔｃ＋）は３　ｍ　ｓである。受信信号
の復調期間に対する時定数制御期間の時間比率は、約０
．２３％であり、時定数制御期間の消費電力はほとんど
無視出来るレベルに低減出来る。

第２の効果としては１本発明においては従来の疑似フィ
ルタを必要としないため、その分の回路面積の縮小化及
び消費電力の低減が挙げられる。

本発明においては、疑似フィルタを用いずに、受信信号
のフィルタリングに用いるフィルタに直接基準信号を入
力し、その出力レベルと基準レベルとを比較することに
より時定数偏差の検出をおこなっているためである。

第３の効果としては、時定数制御素子としてバリキャッ
プを含むフィルタを用いる必要がないため、高い制御電
圧が不要となるため、電源電圧の低圧化が可能となる。

また、Ｄ−ＭＯＳのＯＮ抵抗を用いる場合のように、全
差動型のフィルタを用いる必要もないため、回路面積も
縮小化できる。

第４の効果として、時定数制御素子として用いる各キャ
パシタ容量（あるいは抵抗値）の比率を４：２：１・・
・というように、順次１／２倍にしておき、かつ、時定
数制御時には、最大ビットから、順次、小ビットへ設定
動作を移動させることにより、制御時間を短縮すること
ができる。

尚、実施例では、３ビツトのため、３回の設定動作（３
ｍｓｅｃ程度）で時定数制御動作を終了することができ
る。

【図面の簡単な説明】

第１図は本発明のフィルタ時定数制御方法を適用したペ
ージャ−受信機のブロック構成図、第２図はフィルタの
時定数制御期間と受信信号の復調期間とバッテリーセー
ビング信号との対応関係を示す図、第３図はフィルタの
時定数制御期間中のクロック信号及びスイッチドライブ
信号のタイムチャートを示す図、第４図はフィルタ時定
数を抵抗値の切り換えによっておこなうようにしたフィ
ルタの構成図、第５図は第４図に示したフィルタの時定
数制御期間中のタイムチャートを示す図、第６図はフィ
ルタ時定数制御に用いる基準信号の周波数帯域を説明す
るための図、第７図は本発明のフィルタ時定数制御方法
を適用した他の実施例におけるページャ−受信機のブロ
ック構成図、第８図は他の実施例におけるフィルタの時
定数制御期間中のクロック信号及びスイッチドライブ信
号のタイムチャートを示す図である。 １・・・入力切換回路、２，２′・・・フィルタ、３・
・・制御ロジック回路、４・・・Ａ／Ｄコンバータ、５
・・・ディジタルフィルタ、６・・・復調回路、７・・
・ベースバンド部、３１・・・基準信号発生部、３２・
・・ＳＷ制御部５３３・・・タイミング発生部、３４・
・・レベル検出部、３５・・・コンパレータ、３６・・
・スタートパルスクロック発生部。

Claims (1)

1. 【特許請求の範囲】 １、入力信号を間歇的にフィルタリングして出力するフ
   ィルタのためのフィルタ時定数制御方法において、各フ
   ィルタリング動作に先立つ所定期間に、所定周波数及び
   所定信号レベルを有する基準信号を上記フィルタに入力
   し、該フィルタからの出力信号に応じて該フィルタの時
   定数を所定回数切り換えた後、入力信号のフィルタリン
   グをすることを特徴とするフィルタ時定数制御方法。 ２、前記基準信号の前記周波数として、前記フィルタの
   フィルタ帯域外の周波数を用いることを特徴とする請求
   項第１項記載のフィルタ時定数制御方法。 ３、入力信号を間歇的にフィルタでフィルタリングする
   ためのフィルタ回路であって、時定数が段階的に切換え
   うるフィルタと、該フィルタの時定数を制御するための
   制御部と、該制御部からの指示に応じて上記入力信号あ
   るいは所定周波数及び所定信号レベルを有する基準信号
   を上記フィルタに選択的に入力するための選択手段とを
   備え、上記制御部はフィルタリング動作の都度、それに
   先立つて上記基準信号を上記フィルタに入力し、該フィ
   ルタからの出力信号に応じて、該フィルタ部の時定数を
   制御するようにしたことを特徴とするフィルタ回路。 ４、前記フィルタは、前記制御部の制御により選択的に
   並列接続される複数のキャパシタであって、かつ、各キ
   ャパシタの容量比が１対２の比率であるようなキャパシ
   タを含み、上記制御部は、上記フィルタの出力信号に応
   じて、最大容量のキャパシタから最小容量のキャパシタ
   まで、順に接続制御することによって、上記フィルタの
   時定数を制御するようにしたことを特徴とする請求項第
   ３項記載のフィルタ回路。 ５、前記フィルタは、前記制御部の制御により選択的に
   直列接続される複数の抵抗素子であって、かつ、各抵抗
   素子の抵抗値の比が１対２の比率であるような抵抗素子
   を含み、上記制御部は上記フィルタの出力信号に応じて
   、最大抵抗値をもつ抵抗素子から最小抵抗値をもつ抵抗
   素子まで、順に接続制御することによって、上記フィル
   タの時定数を制御するようにしたことを特徴とする請求
   項第３項記載のフィルタ回路。 ６、入力信号を間歇的にフィルタでフィルタリングする
   毎に、該フィルタの時定数を制御するフィルタ回路であ
   って、時定数が段階的に切換えうるフィルタと、該フィ
   ルタの時定数を制御するための制御部と、該制御部から
   の指示に応じて上記入力信号の入力線、あるいは、上記
   フィルタに三角波を発生させる定電圧源を上記フィルタ
   に選択的に接続するための選択手段とを備え、上記制御
   部は、各フィルタリング動作に先立つて上記定電圧源を
   上記フィルタに接続し、該フィルタからの三角波の出力
   信号に応じて、該フィルタ部の時定数を制御するように
   したことを特徴とするフィルタ回路。 ７、前記フィルタは、前記制御部の制御により選択的に
   並列接続される複数のキャパシタであって、かつ、各キ
   ャパシタの容量比が１対２の比率であるようなキャパシ
   タを含み、上記制御部は、上記フィルタの出力信号に応
   じて、最大容量のキャパシタから最小容量のキャパシタ
   まで、順に接続制御することによって、上記フィルタの
   時定数を制御するようにしたことを特徴とする請求項第
   ６項記載のフィルタ回路。 ８、前記フィルタは、前記制御部の制御により選択的に
   直列接続される複数の抵抗素子であって、かつ、各抵抗
   素子の抵抗値の比が１対２の比率であるような抵抗素子
   を含み、上記制御部は、上記フィルタの出力信号に応じ
   て、最大抵抗値をもつ抵抗素子から最小抵抗値をもつ抵
   抗素子まで、順に接続制御することによって、上記フィ
   ルタの時定数を制御するようにしたことを特徴とする請
   求項第６項記載のフィルタ回路。 ９、無線受信機内の回路を所定周期で間歇的に動作させ
   、各動作期間に受信信号をフィルタリング後、復調出力
   するための無線受信方法において、上記各動作期間内の
   第１の時間帯で、所定周波数及び所定信号レベルを有す
   る基準信号を上記上記無線受信機内のフィルタに入力し
   、該フィルタからの出力信号に応じて、該フィルタの時
   定数を、切換え制御し、該時定数制御の終了後の第２の
   時間帯で上記受信信号をフィルタリングし、復調出力す
   るようにしたことを特徴とする無線受信方法。 １０、前記基準信号のの前記周波数として、前記フィル
   タのフィルタ帯域外の周波数を用いるようにしたことを
   特徴とする請求項第９項記載の無線受信方法。 １１、送信局から所定周期で送信される信号を、該周期
   で間歇的に受信して復調出力する無線受信機において、
   入力信号をフィルタリングするためのフィルタであって
   、時定数が段階的に切換えうるフィルタと、該フィルタ
   からの出力信号を復調出力するための復調部と、上記フ
   ィルタの時定数を制御するための制御部と、該制御部か
   らの指示に応じて上記送信局からの信号、あるいは、所
   定周波数を有する基準信号を上記フィルタに選択的に入
   力するための入力切り換え部とを備え、上記制御部が、
   各動作期間内の第１の時間帯で上記基準信号を上記フィ
   ルタに入力し、該フィルタからの出力信号に応じて該フ
   ィルタの時定数制御をおこない、該時定数制御後の第２
   の時間帯で上記送信局からの信号をフィルタリングし、
   復調出力するように制御することを特徴とする無線受信
   機。 １２、前記フィルタは、前記制御部の制御により選択的
   に並列接続される複数のキャパシタであって、かつ、各
   キャパシタの容量比が１対２の比率であるようなキャパ
   シタを含み、上記制御部は、上記フィルタの出力信号に
   応じて、最大容量のキャパシタから最小容量のキャパシ
   タまで、順に接続制御することによって、上記フィルタ
   の時定数を制御するようにしたことを特徴とする請求項
   第１１項記載の無線受信機。 １３、前記フィルタは、前記制御部の制御により選択的
   に直列接続される複数の抵抗素子であって、かつ、各抵
   抗素子の抵抗値の比が１対２の比率であるような抵抗素
   子を含み、上記制御部は、上記フィルタの出力信号に応
   じて、最大抵抗値をもつ抵抗素子から最小抵抗値をもつ
   抵抗素子まで、順に接続制御することによって、上記フ
   ィルタの時定数を制御するようにしたことを特徴とする
   請求項第１１項記載の無線受信機。 １４、送信局から所定周期で送信される信号を、該周期
   で間歇的に受信して復調出力する無線受信機において、
   入力信号をフィルタリングするためのフィルタであって
   、時定数が段階的に切換えうるフィルタと、該フィルタ
   からの出力信号を復調出力するための復調部と、上記フ
   ィルタの時定数を制御するための制御部と、該制御部か
   らの指示に応じて上記送信局から受信信号の入力線、あ
   るいは、上記フィルタに三角波を発生させる定電圧源を
   上記フィルタに選択的に接続するための選択手段とを備
   え、上記制御部は、各動作期間内の第１の時間帯で上記
   基準信号を上記フィルタに入力し、該フィルタからの三
   角波の出力信号に応じて該フィルタの時定数制御をおこ
   ない、該時定数制御後の第２の時間帯で上記送信局から
   の信号をフィルタリングし、復調出力するように制御す
   ることを特徴とする無線受信機。 １５、前記フィルタは、前記制御部の制御により選択的
   に並列接続される複数のキャパシタであって、かつ、各
   キャパシタの容量比が１対２の比率であるようなキャパ
   シタを含み、上記制御部は、上記フィルタの出力信号に
   応じて、最大容量のキャパシタから最小容量のキャパシ
   タまで、順に接続制御することによって、上記フィルタ
   の時定数を制御するようにしたことを特徴とする請求項
   第１４項記載の無線受信機。 １６、前記フィルタは、前記制御部の制御により選択的
   に直列接続される複数の抵抗素子であって、かつ、各抵
   抗素子の抵抗値の比が１対２の比率であるような抵抗素
   子を含み、上記制御部は、上記フィルタの出力信号に応
   じて、最大抵抗値をもつ抵抗素子から最小抵抗値をもつ
   抵抗素子まで、順に接続制御することによって、上記フ
   ィルタの時定数を制御するようにしたことを特徴とする
   請求項第１４項記載の無線受信機。 １７、送信局から所定周期で送信される信号を、該周期
   で間歇的に受信して復調出力するための無線受信機にお
   いて、入力信号をフィルタリングするためのフィルタで
   あって、時定数が段階的に切換えうるフィルタと、該フ
   ィルタからの出力信号をＡ／Ｄ変換するためのＡ／Ｄ変
   換部と、該Ａ／Ｄ変換部からの出力信号を復調出力する
   ための復調部と、上記フィルタの時定数を制御するため
   の制御部と、該制御部からの指示に応じて、上記送信局
   からの信号あるいは所定周波数を有する基準信号を上記
   フィルタに選択的に入力するための入力切り換え部とを
   備え、上記制御部が、各動作期間内の第１の時間帯で上
   記基準信号を上記フィルタに入力し、上記Ａ／Ｄ変換部
   からの出力信号に応じて該フィルタの時定数制御をおこ
   ない、該時定数制御後の第２の時間帯で上記送信局から
   の信号をフィルタリングし、復調出力するように制御す
   ることを特徴とする無線受信機。 １８、前記制御部は、所定基準電圧を用いて前記フィル
   タに入力する前記基準信号を発生するための基準信号発
   生部を含み、該基準信号発生部に供給される上記基準電
   圧を、前記Ａ／Ｄ変換部に供給される基準電圧と共用す
   るようにしたことを特徴とする請求項第１１項記載の無
   線受信機。 １９、前記フィルタは、前記制御部の制御により選択的
   に並列接続される複数のキャパシタであって、かつ、各
   キャパシタの容量比が１対２の比率であるようなキャパ
   シタを含み、上記制御部が、上記フィルタの出力信号に
   応じて、最大容量のキャパシタから最小容量のキャパシ
   タまで、順に接続制御することによって、上記フィルタ
   の時定数を制御するようにしたことを特徴とする請求項
   第１７項記載の無線受信機。