JPH03210646A - ダイレクトメモリアクセス装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数の優先順位を持つＤＭＡチャネルを有
するＩ／Ｏバスに接続し、ＤＭＡ転送を行なうダイレク
トメモリアクセス（以下ＤＭＡと略記する）装置に関す
るものである。

〔従来の技術〕

第３図にＤＭＡ転送を行なうコンピュータのブロック図
を示す。

図におイテ、（４）はｃｐｕ　、　（５）はｃｐｕと周
辺装置間でデータの転送を行なうＩ／Ｏバス、（６）は
ＤＭＡの制御を行なうＤＭＡＣ（Ｄ−＾コントローラ）
、（７）はデータを記憶するメモリ、（８ａ）〜（８Ｃ
）はコンピュータと他の機器とのデータの転送を行なう
Ｉ／Ｏ装置である。

次に動作について説明する。ＤＭＡ転送とは、ダイレク
ト・メモリ・アクセス転送のことで、通常メモリとメモ
リ間あるいは、Ｉ／Ｏ装置とメモリ間でデータの転送を
行なう場合、−旦ＣＰｕを介してデータ転送を行なうが
、ＤＭＡ転送では、ＤＭＡＣがＩ／Ｏバスを制御するこ
とにより、メモリとメモリ間または、Ｉ／Ｏ装置とメモ
リ間で直接データ転送を行なう。この発明は、Ｉ／Ｏ装
置とメモリ間でＤＭＡ転送を行なう場合である。

第３図に示す様に、Ｉ／Ｏバス（５）に接続したＩ／Ｏ
装置（８ａ）　〜（８ｃ）は、Ｉ／ＯバスにＤＲＱ信号
（ＤＭＡリクエスト信号）を出力し、Ｉ／ＯバスからＤ
ＡＣＫ信号（ＤＭＡアクノリッジ信号）を入力する。ま
た、データの人出力信号およびライトストローブ信号で
あるｌ／ＯＷ信号、リードストローブ信号である１／Ｏ
Ｒ信号をＩ／Ｏバス（５）に接続している。ＤＲＱ信号
およびＤＡＣＫ信号はＩ／Ｏ装置がそれぞれ専用のチャ
ネルを持っており、０〜ｎチヤネルにアサインされてい
る。また、それぞれのチャネルはＤＭＡＣ（６）により
優先順位が与えられており、ここでは、０チヤネルが最
も優先順位が高く以下、１゜２・・・ｎチャネルの順に
優先順位が与えられているものとする。

Ｉ／Ｏ装置（８ａ）が［１ＭＡ転送を行なう場合につい
て第４図を参照して説明する。ａ時点でＩ／Ｏ装置（８
ａ）はＤＲＱＯ）ｌを“Ｈ”にし、ＤＭＡＣ（６）　　
に対し、ＤＭＡ転送要求をする。ＤＭＡＣ（６）はＩ／
Ｏバス（５）を介してＤＲＱＯＨ信号を入力し、このＤ
ＭＡ要求を受は付けると、ＣＰＵ　（４）からＩ／Ｏバ
ス（５）の制御権を取り、５時点でメモリ（７）に対し
て、Ｉ／Ｏバス（５）を介してアドレスを出力すると共
に、Ｃ時点で、０＾ＣＫＯＬを“Ｌ”にし、Ｉ／Ｏ装置
（８ａ）に対しＤＲＱＯ）ｌを受は付けたことを知らせ
る。Ｉ／Ｏ装置（８ａ）はＩ／Ｏバス（５）を介してＤ
ＡＣにＯＬを入力し、ＤＲＱＯＨが受は付けられたこと
を知り、ｄ時点でＤＲＱＯＨを“Ｌ″にする０次にＤＭ
ＡＣ（６）は、メモリリード転送の場合はメモリ（７）
　に対し、メモリライト転送の場合はＩ／Ｏ装置に対し
、ｅ時点でリードストローブ信号を出力する。このリー
ドストローブ信号を受けて、メモリ（７）または、Ｉ／
Ｏ装置はｆ時点でデータをＩ／Ｏバス（５）に出力する
。

次にＤＭＡＣ（６）は８時点でメモリリード転送の場合
はＩ／Ｏ装置に対し、メモリライト転送の場合はメモリ
（７）　に対しライトストローブ信号を出力する。メモ
リ（７）又はＩ／Ｏ装置（８ａ）はライトストローブ信
号がＨになるｎ時点でＩ／Ｏバス（５）上のデータを入
力する。次にＤＭＡＣ（６）はｉ時点でＤＡＣＫＯＬ信
号を“Ｈ“にし、ＤＭＡ転送の１サイクルが終了したこ
とをＩ／Ｏ装置（８ａ）に知らせる。Ｉ／Ｏ装置（８ａ
）はｉ時点でＤＲＱＯＨ信号を“Ｈ″にし、次のＤＭＡ
転送要求を出し、以下ａ時点と同様に、ＤＭＡ転送が終
了するまで、データ転送をつづける。

以上、Ｉ／Ｏ装置（８ａ）について説明したが、Ｉ／Ｏ
装置（８ｂ）　、　（８ｃ）もＤＭＡチャネルが異なる
だけで、同様の動作でＤＭＡ転送を行なう。

次に、ＤＭＡチャネルの優先順位について説明する。第
５図に於て、ｋ時点でＤＭＡ０チヤネルと、ＤＭＡＩチ
ャネルのリクエスト信号であるＤＲＱＯ）ｌと、ＤＲＱ
ＩＨが同時にイネーブルになった場合、ＤＭＡＣ（６）
は、優先順位の高いＤＲＱＯＨに対するサービスを行な
い、ＤＡＣＫＯＬを出力する。次にＤＭＡ０チヤネルが
ＤＭＡ転送の２サイクルが終了した時点よりＴ経過した
ｉ時点でＤＭＡＣ（６）がＤＭＡＩチャネルのリクエス
ト信号を読み込む時ＤＲＱＯＨはＤＡＣにＯＬで“Ｌ”
に落ちており、ＤＲＱＩＨのみが“Ｈ″となっているの
でＤＭＡＣ（６）はＤＲＱＩ）ｌに対するサービスを行
なう。

ところが、第６図に示す様に、ＯチャネルのＤＭＡ転送
速度が速く、ＤＭＡ０チヤネルがＤＭＡ転送した時点よ
りも経通したｉ時点でＤＭＡＣ（６）がリクエスト信号
を読み込む時、すでにＤＲＱＯＨが次の転送要求を出し
て′Ｈ″になっている場合、ＤＲＱＯＨとＤＲＱＩＩ（
が同時にＨ”となっているのでＤＭＡＣ（６）は、優先
順位の高いＤＲＱＯＨに対するサービスを行なうので、
その結果、１チヤネルのＤＭＡ転送は、ＯチャネルのＤ
ＭＡ転送が総て終了するまで、受は付けられなくなる。

〔発明が解決しようとする課題〕

従来のＤＭＡ装置は以上のように構成されているので、
優先順位の高いＤＭＡチャネルの転送速度が早い場合、
そのＤＭＡチャネルよりも優先順位の低いＤＭＡチャネ
ルは優先順位の高いＤＭＡの転送が総て終了するまで受
は付けられないのでデータ転送が行なわれず、また、低
位のＤＭＡチャネルを受は付けられる様にする為には、
優先順位の高いＤＭＡの転送速度を落とさなければなら
ないなどの問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、下位のＤＭＡチャネルの動作を妨げることな
く、しかもＤＭＡの転送速度を落とさずにすむことがで
きるＤＭＡ装置を得ることを目的とする。

〔課題を解決するための手段〕

この発明に係るＤＭＡ転送装置は、メモリ、及びデータ
転送優先順位を有する複数のＩ／Ｏ装置と共に、前記メ
モリと各Ｉ／Ｏ装置間のデータ転送制御を行うＤＭＡＣ
をＩ／Ｏバスに接続して優先順位を有する複数のＤＭＡ
チャネルを構成し、上記各１／Ｏ装置は、自己のＤＭＡ
チャネルより優先順位の低い低位ＤＭＡチャネルよりデ
ータリクエスト信号を人力し、自己のデータリクエスト
信号がディスイネーブル時点で、低位ＤＭＡチャネルの
データリクエスト信号がイネーブルであれば該データリ
クエスト信号に基づいて次データ転送サイクルに出力さ
れる自己ＤＭＡチャネルのデータリクエスト信号を抑止
するゲート信号を出力するゲート信号出力手段と、該ゲ
ート信号出力時に自己ＤＭＡチャネルのデータリクエス
ト信号を抑止するゲート回路とを備えたものである。

〔作用〕

この発明におけるＤＭＡ装置は、下位ＤＭＡチャネルよ
りのＤＲＱにより、自己のＤＭＡチャネルのＤＲＱをゲ
ートすることで、下位ＤＭＡのＤＲＱがサービスを必要
とする時、下位ＤＭＡのＤＲＱが受付けられるまで、自
己の次のＤＲＱを出力しないため、下位ＤＭＡのＤＲＱ
の動作を妨げずかつ、自己のＤＭＡ転送速度もあまり低
下しない。

〔実施例〕

以下、この発明の一実施例を図について説明する。第１
図において、（１）　は、ここではＤＲＱＩとしている
が、自己のＤＭＡチャネルより低位のＤＭＡのＤＲＱを
データ入力とリセット入力に接続し、自己のＤＲＱのイ
ンバート信号をＴ入力とし、ゲート信号の出力するフリ
ップフロップ、（２）はフリップフロップ（１）のゲー
ト信号を入力し、自己のＤＲＱをゲートする論理積ゲー
ト、（３）　はＤＲＱをインバートする為のインバータ
、（８ａ）はＩ／Ｏ装置である。

次に、第２図に示すタイミングチャートを参照して動作
について説明する。

ａ時点に於て、自己のＤＲＱＨと、下位のＤＲＯＨと下
位のＤＲＱＩＨがイネーブルになったものとする。

この時点でフリップフロップ（１）のゲート出力は“Ｈ
”であるので論理積ゲート（２）　はＤＲＱＨを抑止せ
ずに、ＤＲＱＩ）Ｉとして出力する。　ＤＭＡＣは、優
先順位の高いＤＲＱＯＨを受は付け、ｂ時点でＤＡＣに
ＯＬを“Ｌ”にして、ＤＲＱＯＨに対するサービスを行
なう。ＤＡＣＫＯＬが“Ｌ”になったことによりＣ時点
でＤＲＱ）ｌが“Ｌ“になり、同時にＤＲＱＯＨも“Ｌ
”となる。この時、フリップフロップ（１）のデータ出
力すなわち、ＤＲＱＩ）ｌが“Ｈ”であれば、ＤＲＱＨ
が“Ｌ“になることによりフリップフロップ（１）のＴ
端子にはインバータ（３）　を通してトリガ信号が入力
しＤＲＱＩ）ｌを取り込み、ゲート出力を“Ｌ”にする
。次にｄ時点で、次のＤＭＡ転送を行なう為に、　ＤＲ
Ｑ）ｌを“Ｈ“とするが、この時点では１．フリップフ
ロップ（１）はＤＲＱＩＨを入力中であるので、ゲート
出力はＬ″となって論理積ゲート（２）　は入力してい
るのでＤＲＱＨを抑止し、　ＤＲＱＯＨは出力されない
０次にＤＭＡＣはｅ時点でＤＲＱＩＨを受は付け、ｅ時
点で０＾ＣＫＩＬを１１　Ｌ　Ｉ″にする。　ＤＲＱＩ
ＨはＤＡＣＫＩＬが“Ｌ”になったことにより、ＤＲＱ
ＩＨが受は付けられたので、１時点で“Ｌ”になる、フ
リップフロップ（１）はＤＲＱＩＨをリセット端子に入
力しているので、ＤＲＱＩＨがＬ″になったことにより
、ゲート出力を“Ｈ”にする、そのため、論理積ゲート
（２）はＤＲＱＨの抑止をやめ、ＤＲＱＯＩ（を出力す
る。

第２図のチャートには示していないが、ＤＲＱＩＨが出
力されていない場合は、フリップフロップ（１）　は、
ゲート信号を出力していないので、ＤＲＱＩＩはそのま
まＤＲＱＯ）ｌとして出力される。

なお、上記実施例では、自己のＤＲＱをＯｃｈ、下位の
ＤＲＱをｌｃｈとしたが、０〜ｎまでのどのチャネルで
も良い、また、下位のＤＲＱを１つのチャネルのみを入
力したものを示したが、複数の下位のＤＲＱチャネルの
論理和を取って入力してもよい。

（発明の効果） 以上のようにこの発明によれば、下位ＤＭ＾のＤＲＱを
入力し、自己のＤＲＱをゲートするように構成したので
、自己のＤＲＱ転送速度を、はとんど低下させることな
く、しかも下位ＤＭＡのＯＭ＾転送を妨げることのない
ＤＭＡ装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例によるＤＭＡ装置を示す回
路図、第２図は第１図の実施例の動作を説明するタイミ
ングチャート、第３図はＤＭ＾チャネルを示すブロック
図、第４図、第５図、第６図は従来のＯＭ＾チャネルの
動作を説明するタイミングチャートである。 図において、（１）はフリップフロップ、（２）は論理
積ゲート、（３）はインバータ、（４）はｃｐｕ、（５
）　はＩ／Ｏバス、（６）はＤＭＡＣ，（７）はメモリ
、（８ａ）　〜（８ｃ）はＩ／Ｏ装置である。 なお、 図中、 同一符号は同一、 又は相当部分を 示す。

Claims (1)

【特許請求の範囲】
1. 　メモリ、及びデータ転送優先順位を有する複数のＩ／
   Ｏ装置と共に、前記メモリと各Ｉ／Ｏ装置間のデータ転
   送制御を行うＤＭＡＣをＩ／Ｏバスに接続して優先順位
   を有する複数のＤＭＡチャネルを構成し、上記各Ｉ／Ｏ
   装置は、自己のＤＭＡチャネルより優先順位の低い低位
   ＤＭＡチャネルよりデータリクエスト信号を入力し、自
   己のデータリクエスト信号がディスイネーブル時点で、
   低位ＤＭＡチャネルのデータリクエスト信号がイネーブ
   ルであれば該データリクエスト信号に基づいて次データ
   転送サイクルに出力される自己ＤＭＡチャネルのデータ
   リクエスト信号を抑止するゲート信号を出力するゲート
   信号出力手段と、該ゲート信号出力時に自己ＤＭＡチャ
   ネルのデータリクエスト信号を抑止するゲート回路とを
   備えたことを特徴とするダイレクトメモリアクセス装置
   。