JPS5990132A - マイクロコンピユ−タシステムのメモリバンク切替方式 - Google Patents
マイクロコンピユ−タシステムのメモリバンク切替方式Info
- Publication number
- JPS5990132A JPS5990132A JP19990182A JP19990182A JPS5990132A JP S5990132 A JPS5990132 A JP S5990132A JP 19990182 A JP19990182 A JP 19990182A JP 19990182 A JP19990182 A JP 19990182A JP S5990132 A JPS5990132 A JP S5990132A
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- Japan
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- dma
- channel
- bank address
- transfer
- data
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Human Computer Interaction (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はマイクロコンピュータシステムのメモリバンク
切替方式に関するものである。
切替方式に関するものである。
第１図は従来のＤ 八ｌ Ａコント０−ラ（イシテル社
製８２５７）を利用したマイクロコンピュータシステム
の要部接続図を示している。この回路においてＤＭＡＩ
ントローラｔ１）は通常ＤＭＡ要求待ちの状態にあり、
いずれかのチャンネルからＤＭＡ要求信号（ＤＲＱ ）
があると、ＤＭＡコントローラ＋１）は所定のステート
ＳＯに入ってＣＰＵｆ２＋に対してホールド要求信号（
ＨＲＱ）を出す。ＣＰＵｆ２１はをＤＭＡ：ｌントＯ−
ラ１０へ返えす。ＤＭＡコントローラ（１＋はホールド
応答があるまで、上記ステートにとどまって、ステート
Ｓ。のくシ返し毎にＤＭＡ要求が継続されているか否か
を判定し、更にチャンネルの優先度も順次変化させ、あ
る優先順位にあるチャンネル対しホールド応答信号（Ｈ
ＯＬＤＡ ）があると、ＤＭＡサイクル入ることになる
。そしてＤＭＡコントローラ（１）はアドレスイネーブ
ル（ｉ ％（Ａ Ｅ Ｎ）を出力しＤ Ｍ Ａサイクル
のスタートに入ってバスの点有権を獲得するのである。
製８２５７）を利用したマイクロコンピュータシステム
の要部接続図を示している。この回路においてＤＭＡＩ
ントローラｔ１）は通常ＤＭＡ要求待ちの状態にあり、
いずれかのチャンネルからＤＭＡ要求信号（ＤＲＱ ）
があると、ＤＭＡコントローラ＋１）は所定のステート
ＳＯに入ってＣＰＵｆ２＋に対してホールド要求信号（
ＨＲＱ）を出す。ＣＰＵｆ２１はをＤＭＡ：ｌントＯ−
ラ１０へ返えす。ＤＭＡコントローラ（１＋はホールド
応答があるまで、上記ステートにとどまって、ステート
Ｓ。のくシ返し毎にＤＭＡ要求が継続されているか否か
を判定し、更にチャンネルの優先度も順次変化させ、あ
る優先順位にあるチャンネル対しホールド応答信号（Ｈ
ＯＬＤＡ ）があると、ＤＭＡサイクル入ることになる
。そしてＤＭＡコントローラ（１）はアドレスイネーブ
ル（ｉ ％（Ａ Ｅ Ｎ）を出力しＤ Ｍ Ａサイクル
のスタートに入ってバスの点有権を獲得するのである。
そしてアドレスバスＡｎ〜Ａ７にアドレス下位の８ヒツ
トを出力し、データバスｌ）。、−Ｄ７にアドレス上位
の８ヒツトを出力してラッチ（４）でラッチし、該ラッ
チ出力で２アドレスバスＡ８〜ＡＩ６にアドレス上位の
８ヒツトを出力することにより、マイク０コンヒユータ
システムのＲＡＭからなる主メモリ（６）とＩ１０間の
データの送、受を行なうのである。尚上位８ピツトのメ
モリアドレスをラッチ（４）でラッチするストローブ信
号（ＡＤＲ５ＴＢ）もラッチ（４）に出力される。そし
てＩＪＡＭコントＯ−ラ（４）ｆｄＤＭＡ応答信号（Ｄ
ＡＣＫ ）を当該チャンネルに対応して出力し、次のス
テートに移るのである。尚（３）はコントロールバスで
、このコントロールバスを通じてＣＰ Ｕ （２１側か
らメモリライト信号（ＭＥＭＷ）、メモリリード信号（
ＭＥＭＲ）、１１０ライト信号（ｌ１０Ｗ）、Ｉ１０リ
ード信号（１１０Ｒ）、チップセレクト信号ＣＳ、り０
ツクＣＬＫ等の信号が送られる。
トを出力し、データバスｌ）。、−Ｄ７にアドレス上位
の８ヒツトを出力してラッチ（４）でラッチし、該ラッ
チ出力で２アドレスバスＡ８〜ＡＩ６にアドレス上位の
８ヒツトを出力することにより、マイク０コンヒユータ
システムのＲＡＭからなる主メモリ（６）とＩ１０間の
データの送、受を行なうのである。尚上位８ピツトのメ
モリアドレスをラッチ（４）でラッチするストローブ信
号（ＡＤＲ５ＴＢ）もラッチ（４）に出力される。そし
てＩＪＡＭコントＯ−ラ（４）ｆｄＤＭＡ応答信号（Ｄ
ＡＣＫ ）を当該チャンネルに対応して出力し、次のス
テートに移るのである。尚（３）はコントロールバスで
、このコントロールバスを通じてＣＰ Ｕ （２１側か
らメモリライト信号（ＭＥＭＷ）、メモリリード信号（
ＭＥＭＲ）、１１０ライト信号（ｌ１０Ｗ）、Ｉ１０リ
ード信号（１１０Ｒ）、チップセレクト信号ＣＳ、り０
ツクＣＬＫ等の信号が送られる。
ところで主メ七り（５）が複数のメモリバンクからなる
ときには第２図のような回路を追加して、ＣＰ Ｕ （
（）でアクセスされるバンクアドレスと、ＤＭＡコント
Ｄ−ラ（１）でアクセスされるバンクアドレスを設けて
、ＣＰ Ｕ （２１からのホールド応答信号（、）（Ｏ
ＬＤＡ）が立ったときにはＤＭＡ転送用のラッチ（６）
にバンクアドレスをラッチし、ＣＰＵ（２＋からの小−
ルド応答信号が無いときにはＣＰＵ用のラッチ（７）に
蓋 バンクアドレス全ラッチする方法が用いられていた。し
かしながらこの方法ではＩＪＭＡコント［１−ラ＋０に
接続されるところのＩｌｏに対応するすＰンネルごとに
バンクアトしスを切替えることができなかった。
ときには第２図のような回路を追加して、ＣＰ Ｕ （
（）でアクセスされるバンクアドレスと、ＤＭＡコント
Ｄ−ラ（１）でアクセスされるバンクアドレスを設けて
、ＣＰ Ｕ （２１からのホールド応答信号（、）（Ｏ
ＬＤＡ）が立ったときにはＤＭＡ転送用のラッチ（６）
にバンクアドレスをラッチし、ＣＰＵ（２＋からの小−
ルド応答信号が無いときにはＣＰＵ用のラッチ（７）に
蓋 バンクアドレス全ラッチする方法が用いられていた。し
かしながらこの方法ではＩＪＭＡコント［１−ラ＋０に
接続されるところのＩｌｏに対応するすＰンネルごとに
バンクアトしスを切替えることができなかった。
本発明は、上述の問題点に鑑みて為されたもので、その
目的とするところはＤＭＡ転送時のバンクアドレスをＤ
ＭＡ転送を行なうチャンネルごとに設定できるマイクロ
コンピュータシステムのメモリバンク切替方式を提供す
るにある。
目的とするところはＤＭＡ転送時のバンクアドレスをＤ
ＭＡ転送を行なうチャンネルごとに設定できるマイクロ
コンピュータシステムのメモリバンク切替方式を提供す
るにある。
以下本発明を実施例によって説明する。第３図は本発明
の実施例の回路ブロック図を示しており、かかる実施例
ではＤＭＡコシトローラ（１）としてはＤＭＡｔｊイク
ルカウンタを４チャンネル有し、各チャンネルには優先
順位があって同時にＤＭＡ転送の要求があっても同時に
複数のチャンネルが働くことがないように構成されたイ
ンテル社製８２５７のような汎用のＤ Ｍ Ａコントロ
ーラを使用してあって、各チャンネルのＤＭＡ応答信号
（ＤＡＣＫｏ） −（ＤＡＣＫ、）をエンコータ（８）
に入力し、いずれかのチャンネルのＤＭＡ応答端子がア
クティブになったことを検知することによってエンコー
ダ（８）はどのチャンネルがＤΔ４Ａ転送に入ったかを
検出し、その検出チャンネルデータをバンクアトしスと
して出力すると同時に入力があったことを示す（＝号（
ｇｏ）をラッチ（６）′へ出力する。このラッチ（６Ｙ
はＣＰＵ用のバンクアドレスをラッチするだめのもので
、前記信号ＥＯが端子（’Ｄ Ｅ）に入力するとラッチ
出力を禁止してＣＰＵよるバンクアドレス設置よシ、、
ＤＭＡ転送によるバンクアドレス設定に切替えるように
なっている。ラッチ（４トは第１図従来例のラッチ（４
）と同様な動作をなすアドレス上位のデータをラッチす
るだめのものである。尚第３図中ＡＥＮはアドレスイネ
ーブル信号出力端子、ＡＤＳＴＢはアドレスストロープ
信号出力端子を示す。
の実施例の回路ブロック図を示しており、かかる実施例
ではＤＭＡコシトローラ（１）としてはＤＭＡｔｊイク
ルカウンタを４チャンネル有し、各チャンネルには優先
順位があって同時にＤＭＡ転送の要求があっても同時に
複数のチャンネルが働くことがないように構成されたイ
ンテル社製８２５７のような汎用のＤ Ｍ Ａコントロ
ーラを使用してあって、各チャンネルのＤＭＡ応答信号
（ＤＡＣＫｏ） −（ＤＡＣＫ、）をエンコータ（８）
に入力し、いずれかのチャンネルのＤＭＡ応答端子がア
クティブになったことを検知することによってエンコー
ダ（８）はどのチャンネルがＤΔ４Ａ転送に入ったかを
検出し、その検出チャンネルデータをバンクアトしスと
して出力すると同時に入力があったことを示す（＝号（
ｇｏ）をラッチ（６）′へ出力する。このラッチ（６Ｙ
はＣＰＵ用のバンクアドレスをラッチするだめのもので
、前記信号ＥＯが端子（’Ｄ Ｅ）に入力するとラッチ
出力を禁止してＣＰＵよるバンクアドレス設置よシ、、
ＤＭＡ転送によるバンクアドレス設定に切替えるように
なっている。ラッチ（４トは第１図従来例のラッチ（４
）と同様な動作をなすアドレス上位のデータをラッチす
るだめのものである。尚第３図中ＡＥＮはアドレスイネ
ーブル信号出力端子、ＡＤＳＴＢはアドレスストロープ
信号出力端子を示す。
しかして通常時においてはＩｌｏ 、：］ントロール信
号によってデータバスＤ。−Ｄ、を通し送られてくるバ
ンクアドレスをラッチして、ｃ Ｐ Ｕ ｔｏの制御の
元でバンク切替えを行なう。ＤＭＡ 転送時において
はＤ Ｎｉ Ａ要求のあったチャンネルに応じたバンク
アドレスの主メモ１月５）にバンク切替えを行なって、
該主メモリ（５）と当該チャンネルに対応するＩ１０間
でデータの送受をＤ Ｍ Ａコントローラ（１）の制御
の元で行なうのである。
号によってデータバスＤ。−Ｄ、を通し送られてくるバ
ンクアドレスをラッチして、ｃ Ｐ Ｕ ｔｏの制御の
元でバンク切替えを行なう。ＤＭＡ 転送時において
はＤ Ｎｉ Ａ要求のあったチャンネルに応じたバンク
アドレスの主メモ１月５）にバンク切替えを行なって、
該主メモリ（５）と当該チャンネルに対応するＩ１０間
でデータの送受をＤ Ｍ Ａコントローラ（１）の制御
の元で行なうのである。
本発明はＤＭＡコントローラの各チャンネルごとに対応
するメｔリハンク？予め設定し、ＤＭＡコントローラよ
り出力する各チャンネルへのＤＭＡ応答信号を入力して
現在Ｄ Ｍ Ａ転送に入った当該チャンネルをエシコー
５夕で検出して当該チャンネルのバンクアドレスデータ
をエンコータよ多出力させるので、ＤＭＡ転送時のバン
クアドレスをＤＭＡコントローラの現在のチ１７：）ネ
ルに対応させて設定することができ、そのためＤＭＡ転
送時のバンクアドレスをＩｌｏを通すことなく設置でき
、マルチユーザーオベレーテイ′Ｊタシステムにおいて
、各ユーりごとにバンクが割当てられているようなシス
テムでは外部記憶装置とのデータ転送にＣよ有用なもの
でるる。
するメｔリハンク？予め設定し、ＤＭＡコントローラよ
り出力する各チャンネルへのＤＭＡ応答信号を入力して
現在Ｄ Ｍ Ａ転送に入った当該チャンネルをエシコー
５夕で検出して当該チャンネルのバンクアドレスデータ
をエンコータよ多出力させるので、ＤＭＡ転送時のバン
クアドレスをＤＭＡコントローラの現在のチ１７：）ネ
ルに対応させて設定することができ、そのためＤＭＡ転
送時のバンクアドレスをＩｌｏを通すことなく設置でき
、マルチユーザーオベレーテイ′Ｊタシステムにおいて
、各ユーりごとにバンクが割当てられているようなシス
テムでは外部記憶装置とのデータ転送にＣよ有用なもの
でるる。
第１図は従来例のマイクＤコンヒュータシステムの全体
づ０９９図、第２図は同上のｔＳシンク替に用いる要部
回路ブロック図、第３図は本発明の一実施例の要部回路
ブロック図であり、ｍはＤＭＡコントＤ−ラ、（２）は
ＣＰＵ、（５）は主メモり、（８）はニジコータ、（Ｌ
ＩＡＣＫ）はＤＭＡ応答信号である。 代理人 弁理士 石 １）長 七
づ０９９図、第２図は同上のｔＳシンク替に用いる要部
回路ブロック図、第３図は本発明の一実施例の要部回路
ブロック図であり、ｍはＤＭＡコントＤ−ラ、（２）は
ＣＰＵ、（５）は主メモり、（８）はニジコータ、（Ｌ
ＩＡＣＫ）はＤＭＡ応答信号である。 代理人 弁理士 石 １）長 七
Claims (1)
- （１）複数バンクからなる主メ℃りを備え、 ＤＭＡコ
ントローラによって、主メモリと１１０間をＤＭＡ転送
を行なうマイクロコンピュータシステムにおいて、ＤＭ
ＡフントＤ−ラの各チャンネルごとに対応するメモリバ
ンクを予め設定し、ＤＭＡフントｏ−ラより出力する各
チャンネルへのＤＭＡ応答信号を入力して現在ＤＭＡ転
送に入った当該チャンネルをエンコータで検出して尚該
チャンネルのバンクアドレスデータをエンコータより出
力させることを特徴とするマイクロコンピュータシステ
ムのメモリバンク切替方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19990182A JPS5990132A (ja) | 1982-11-15 | 1982-11-15 | マイクロコンピユ−タシステムのメモリバンク切替方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19990182A JPS5990132A (ja) | 1982-11-15 | 1982-11-15 | マイクロコンピユ−タシステムのメモリバンク切替方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5990132A true JPS5990132A (ja) | 1984-05-24 |
Family
ID=16415480
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19990182A Pending JPS5990132A (ja) | 1982-11-15 | 1982-11-15 | マイクロコンピユ−タシステムのメモリバンク切替方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5990132A (ja) |
-
1982
- 1982-11-15 JP JP19990182A patent/JPS5990132A/ja active Pending
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