JPH0321075A - 高耐圧半導体集積回路装置 - Google Patents
高耐圧半導体集積回路装置Info
- Publication number
- JPH0321075A JPH0321075A JP15547989A JP15547989A JPH0321075A JP H0321075 A JPH0321075 A JP H0321075A JP 15547989 A JP15547989 A JP 15547989A JP 15547989 A JP15547989 A JP 15547989A JP H0321075 A JPH0321075 A JP H0321075A
- Authority
- JP
- Japan
- Prior art keywords
- region
- wiring
- substrate
- electrode wiring
- high voltage
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高耐圧ＭＯＳＦＥＴに関するものである。高耐
圧ＭＯＳＦＥＴは個別素子として、又は他の半導体素子
とともにＩＣ化されて用いられている。
圧ＭＯＳＦＥＴは個別素子として、又は他の半導体素子
とともにＩＣ化されて用いられている。
（従来の技術）
基板表面にソース領域とドレイン領域が対向して般けら
れた高耐圧ＭＯＳＦＥＴでは、表面で反転層が形成され
るのを防止して耐圧を上げるために、基板表面でソース
領域の周りを取り囲む形状にソース領域と同じ導電型の
不純物拡散領域（以下、単に拡散領域という）のガード
リング（フィールド・リミティング・リング）と称され
るものを形或している。
れた高耐圧ＭＯＳＦＥＴでは、表面で反転層が形成され
るのを防止して耐圧を上げるために、基板表面でソース
領域の周りを取り囲む形状にソース領域と同じ導電型の
不純物拡散領域（以下、単に拡散領域という）のガード
リング（フィールド・リミティング・リング）と称され
るものを形或している。
第３図及び第４図はそのような高耐圧ＭＯＳＦＥＴを表
わしたものであり、第３図は表面をソース電極の配線が
通っている領域を表わしたもの、第４図は配線の通って
いない領域を表わしたものである。
わしたものであり、第３図は表面をソース電極の配線が
通っている領域を表わしたもの、第４図は配線の通って
いない領域を表わしたものである。
第３図及び第４図で、高耐圧ＭＯＳＦＥＴは誘電体膜２
で分離されたＮ−シリコン基板６に形或されている。高
耐圧ＭＯＳＦＥＴを同一チップに形成した半導体集積回
路装置では、従来の半導体集積回路装置に比べて低濃度
基板を使用する。４はＮ＋層である。８はソース領域、
１０はドレイン領域であり、ソース領域８を取り囲むよ
うにガードリングのＰ１拡散領域１２が設けられている
。
で分離されたＮ−シリコン基板６に形或されている。高
耐圧ＭＯＳＦＥＴを同一チップに形成した半導体集積回
路装置では、従来の半導体集積回路装置に比べて低濃度
基板を使用する。４はＮ＋層である。８はソース領域、
１０はドレイン領域であり、ソース領域８を取り囲むよ
うにガードリングのＰ１拡散領域１２が設けられている
。
１４はシリコン酸化膜、工６はソース領域８に接続され
るメタル配線である。１８は誘電体分離された素子を支
持している多結晶シリコン層である。
るメタル配線である。１８は誘電体分離された素子を支
持している多結晶シリコン層である。
このような高耐圧ＭＯＳＦＥＴを集積化すると、ソース
電極やゲート電極のための電極配線がこのＦＥＴの表面
を通過することは避けられなくなる。
電極やゲート電極のための電極配線がこのＦＥＴの表面
を通過することは避けられなくなる。
（発明が解決しようとする課題）
これらの状況下では、しばしば電極直下の領域において
表面空乏化又は反転チャネル・リークが起こりやすくな
る。特に、電極直下の表面空乏化が進むために、基板と
同じ導電型で基板電位をとる高濃度領域１０に空乏層（
第３図の破線領域）がつながるリーチスルー（第３図の
状態）が起こる。リーチスルーしたドレイン領域１０の
近傍では電界強度が高くなり、印加電圧＋■の上昇に伴
なって臨界値に達する。これに対し、配線の通らない領
域では、第４図に示されるように、表面空乏化は進んで
おらず、ソース領域８及びガードリング１２において電
界強度が上昇する。
表面空乏化又は反転チャネル・リークが起こりやすくな
る。特に、電極直下の表面空乏化が進むために、基板と
同じ導電型で基板電位をとる高濃度領域１０に空乏層（
第３図の破線領域）がつながるリーチスルー（第３図の
状態）が起こる。リーチスルーしたドレイン領域１０の
近傍では電界強度が高くなり、印加電圧＋■の上昇に伴
なって臨界値に達する。これに対し、配線の通らない領
域では、第４図に示されるように、表面空乏化は進んで
おらず、ソース領域８及びガードリング１２において電
界強度が上昇する。
そのために、配線直下の基板表面に基板と同じ導電型の
高濃度領域のチャネルストッパーを導入したものがある
が、なお耐圧低下の問題を抱えている。
高濃度領域のチャネルストッパーを導入したものがある
が、なお耐圧低下の問題を抱えている。
他の対策としては、リーチスルーによる耐圧低下を緩和
するために、基板電位をとり基板と同じ導電型の高濃度
領域１０に接してソース領域側に中程度の濃度領域を設
けたＦ Ｒ Ｒ （ＦｉｅｌｄＲｅｄｕｃｔｉｏｎ Ｒ
＋４ｉｏｎ）構造が提案されている。
するために、基板電位をとり基板と同じ導電型の高濃度
領域１０に接してソース領域側に中程度の濃度領域を設
けたＦ Ｒ Ｒ （ＦｉｅｌｄＲｅｄｕｃｔｉｏｎ Ｒ
＋４ｉｏｎ）構造が提案されている。
本発明はガードリング電位を利用して配線直下のリーチ
スルーによる耐圧低下を防止することを目的とするもの
である。
スルーによる耐圧低下を防止することを目的とするもの
である。
（課題を解決するための手段）
本発明では電極配線の下側に、基板及び電極配線とは絶
縁膜で鞄縁され、ガードリンクと短絡された導電層を形
戊する。
縁膜で鞄縁され、ガードリンクと短絡された導電層を形
戊する。
（実施例）
第工図は一実施例をソース電極配線の領域で切断した状
態を表わす断面図、第２図は同実施例のソース電極配線
領域の平面図である。
態を表わす断面図、第２図は同実施例のソース電極配線
領域の平面図である。
ＭＯＳＦＥＴは、シリコン酸化膜などの誘電股２２で分
離されたシリコン基板領域に形成されている。２６は不
純物濃度が低いＮ型シリコン基板一３ であり、２４は基板２６の底部に設けられた高濃度Ｎ型
拡散層であり、表面に設けられたドレイン領域である高
濃度Ｎ型拡散領域３０とつながっている。２８は高濃度
Ｐ型拡散領域にてなるソース領域であり、基板表面に設
けられている。
離されたシリコン基板領域に形成されている。２６は不
純物濃度が低いＮ型シリコン基板一３ であり、２４は基板２６の底部に設けられた高濃度Ｎ型
拡散層であり、表面に設けられたドレイン領域である高
濃度Ｎ型拡散領域３０とつながっている。２８は高濃度
Ｐ型拡散領域にてなるソース領域であり、基板表面に設
けられている。
基板表面ではまた、ソース領域２８を取り囲んだ形状の
高濃度Ｐ型拡散領域３２がガードリングとして形成され
ている。ガードリング３２は基板表面での反転層形或を
防止して耐圧を上げるために導入されている。本実施例
では、ガードリング３２はソース電極配線３６などの配
線が基板２６上を通過する部分では一部切断されている
。
高濃度Ｐ型拡散領域３２がガードリングとして形成され
ている。ガードリング３２は基板表面での反転層形或を
防止して耐圧を上げるために導入されている。本実施例
では、ガードリング３２はソース電極配線３６などの配
線が基板２６上を通過する部分では一部切断されている
。
基板２６の表面はゲート酸化膜であるシリコン酸化膜３
４により被われている。シリコン酸化膜３４上にはソー
ス電極配線とゲート電極配線が通過する領域に不純物ド
ープされた多結晶シリコン膜の導電層４０が形或されて
いる。図ではソース電極配線３６の部分の導電層４０だ
けが示されている。配線が形或される領域を除く領域に
は、同し多結晶シリコン膜によるゲート電極が形威され
４− ている。多結晶シリコン膜４０とその上に形成される配
線３６との絶縁膜としてシリコン酸化股などの層間絶縁
膜４２が形或されている。層間絶縁膜４２上にはアルミ
ニウムなどによるソース電極配線３６やゲート電極配線
（図示略）が形或されている。配線３６は絶縁膜４２．
３４に設けられたコンタクトホールを経てソース領域２
８と接続されている。５０は配線３６とソース領域２８
とのコンタク１〜である。
４により被われている。シリコン酸化膜３４上にはソー
ス電極配線とゲート電極配線が通過する領域に不純物ド
ープされた多結晶シリコン膜の導電層４０が形或されて
いる。図ではソース電極配線３６の部分の導電層４０だ
けが示されている。配線が形或される領域を除く領域に
は、同し多結晶シリコン膜によるゲート電極が形威され
４− ている。多結晶シリコン膜４０とその上に形成される配
線３６との絶縁膜としてシリコン酸化股などの層間絶縁
膜４２が形或されている。層間絶縁膜４２上にはアルミ
ニウムなどによるソース電極配線３６やゲート電極配線
（図示略）が形或されている。配線３６は絶縁膜４２．
３４に設けられたコンタクトホールを経てソース領域２
８と接続されている。５０は配線３６とソース領域２８
とのコンタク１〜である。
導電層４０は第２図に示されるようにガードリング３２
と短絡されている。メタル配線４４が形或され、ガード
リング３２とメタル配線４４がコンタク１〜４６で接続
され、メタル配線４４はコンタクト４８を経て導電層４
０と接続されている。
と短絡されている。メタル配線４４が形或され、ガード
リング３２とメタル配線４４がコンタク１〜４６で接続
され、メタル配線４４はコンタクト４８を経て導電層４
０と接続されている。
次に、本実施例の動作について説明する。
この高耐圧ＭＯＳＦＥＴを動作させるとき、ｊくレイン
領域３０には正の電源電圧＋Ｖが印加され、ソース領域
２８は接地される。ドレイン領域３ｏへの電圧印加とと
もにガードリング３２の電位が正方向に上昇し、導電Ｗ
Ｊ４．０の電位も正電位となる。配線３６が通過してい
る領域では、基板２６」二にゲート酸化膜３４を介して
正電位の導電層４０が存在することになり、配線３６直
下の基板表面の空乏化が抑えられ、耐圧低下が防止され
る。
領域３０には正の電源電圧＋Ｖが印加され、ソース領域
２８は接地される。ドレイン領域３ｏへの電圧印加とと
もにガードリング３２の電位が正方向に上昇し、導電Ｗ
Ｊ４．０の電位も正電位となる。配線３６が通過してい
る領域では、基板２６」二にゲート酸化膜３４を介して
正電位の導電層４０が存在することになり、配線３６直
下の基板表面の空乏化が抑えられ、耐圧低下が防止され
る。
ゲート電極配線直下でも同様にガードリング電位と同電
位の導電層が存在するため、ゲート電極電位がＯＶのと
きにリーチスルーが起こることを防止する。
位の導電層が存在するため、ゲート電極電位がＯＶのと
きにリーチスルーが起こることを防止する。
（発明の効果）
本発明では電極配線の下側に、基板及び電極配線とは絶
縁膜で絶縁され、ガードリングと短絡された導電層を形
成したので、ガードリング電位によって配線直下にリー
チスルーが起こることを防止することができ、高耐圧Ｍ
ＯＳＦＥＴの耐圧低下を防ぐことができる。例えば抵抗
値４０Ω・ＣｍのＮ一基板を用いた高耐圧ＭＯＳＦＥＴ
において、電極配線の下側に導電層をもたない従来のも
のに比べて、本発明は発明では耐圧を６０〜７０Ｖ高く
することができる。
縁膜で絶縁され、ガードリングと短絡された導電層を形
成したので、ガードリング電位によって配線直下にリー
チスルーが起こることを防止することができ、高耐圧Ｍ
ＯＳＦＥＴの耐圧低下を防ぐことができる。例えば抵抗
値４０Ω・ＣｍのＮ一基板を用いた高耐圧ＭＯＳＦＥＴ
において、電極配線の下側に導電層をもたない従来のも
のに比べて、本発明は発明では耐圧を６０〜７０Ｖ高く
することができる。
第エ図は一実施例をソース電極配線の領域で切断した状
態を表わす断面図、第２図は同実施例のソース電極配線
領域の平面図である。第３図は従来の高耐圧ＭＯＳＦＥ
Ｔをソース電極配線領域で切断して示す断面図、第４図
は従来の同高耐圧ＭＯＳＦＥＴをソース電極配線の通っ
ていない領域で切断して示す断面図である。 ２６ ・・・・基板、２８・・・・・ソース領域、３０
・・ドレイン領域、３２・・・・・ガードリング、３４
・・・・・ゲート酸化膜、３６・・・・・配線、４０・
・・・・・導電層、４４・・・・・・メタル配線、４６
．４８・・・・・・コンタク１へ。
態を表わす断面図、第２図は同実施例のソース電極配線
領域の平面図である。第３図は従来の高耐圧ＭＯＳＦＥ
Ｔをソース電極配線領域で切断して示す断面図、第４図
は従来の同高耐圧ＭＯＳＦＥＴをソース電極配線の通っ
ていない領域で切断して示す断面図である。 ２６ ・・・・基板、２８・・・・・ソース領域、３０
・・ドレイン領域、３２・・・・・ガードリング、３４
・・・・・ゲート酸化膜、３６・・・・・配線、４０・
・・・・・導電層、４４・・・・・・メタル配線、４６
．４８・・・・・・コンタク１へ。
Claims (1)
- （１）基板表面にソース領域とドレイン領域が対向して
設けられ、両領域の間にはソース領域と同じ導電型の不
純物拡散領域が形成され、電極配線の下側には基板及び
前記電極配線とは絶縁膜で絶縁され、前記不純物拡散領
域と短絡された導電層が形成されている高耐圧半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155479A JP2612495B2 (ja) | 1989-06-17 | 1989-06-17 | 高耐圧半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1155479A JP2612495B2 (ja) | 1989-06-17 | 1989-06-17 | 高耐圧半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0321075A true JPH0321075A (ja) | 1991-01-29 |
| JP2612495B2 JP2612495B2 (ja) | 1997-05-21 |
Family
ID=15606950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1155479A Expired - Fee Related JP2612495B2 (ja) | 1989-06-17 | 1989-06-17 | 高耐圧半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2612495B2 (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115679A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS61254U (ja) * | 1985-04-30 | 1986-01-06 | 富士通株式会社 | 半導体装置 |
| JPS6364905A (ja) * | 1986-09-02 | 1988-03-23 | Toa Nenryo Kogyo Kk | 水酸アパタイト二次粒子集合体、その製造方法及びそのクロマトグラフイ−充填剤としての用途 |
| JPS63122154A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | 半導体集積回路装置 |
-
1989
- 1989-06-17 JP JP1155479A patent/JP2612495B2/ja not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS49115679A (ja) * | 1973-03-07 | 1974-11-05 | ||
| JPS61254U (ja) * | 1985-04-30 | 1986-01-06 | 富士通株式会社 | 半導体装置 |
| JPS6364905A (ja) * | 1986-09-02 | 1988-03-23 | Toa Nenryo Kogyo Kk | 水酸アパタイト二次粒子集合体、その製造方法及びそのクロマトグラフイ−充填剤としての用途 |
| JPS63122154A (ja) * | 1986-11-12 | 1988-05-26 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2612495B2 (ja) | 1997-05-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6825536B2 (en) | Lateral power MOSFET for high switching speeds | |
| US5017985A (en) | Input protection arrangement for VLSI integrated circuit devices | |
| US4509067A (en) | Semiconductor integrated circuit devices with protective means against overvoltages | |
| US4819044A (en) | Vertical type MOS transistor and its chip | |
| JPH04361571A (ja) | Ｍｏｓ型半導体装置 | |
| KR100196597B1 (ko) | 정전 보호 기능을 갖는 반도체 집적 회로 장치 | |
| JPH08274321A (ja) | 半導体装置 | |
| JP2996722B2 (ja) | 一体型ｅｓｄ保護を備えたｎｍｏｓ素子 | |
| US11923451B2 (en) | Semiconductor device | |
| US4890143A (en) | Protective clamp for MOS gated devices | |
| JPH0321075A (ja) | 高耐圧半導体集積回路装置 | |
| JP3412393B2 (ja) | 半導体装置 | |
| JP3217484B2 (ja) | 高耐圧半導体装置 | |
| US5160990A (en) | MIS-FET with small chip area and high strength against static electricity | |
| JPH07105495B2 (ja) | 絶縁ゲート型半導体装置 | |
| JP2629426B2 (ja) | ２重拡散型ｍｉｓｆｅｔを備えた半導体装置及びその製造方法 | |
| JP3394872B2 (ja) | 高耐圧半導体装置 | |
| JP3074064B2 (ja) | 横型ｍｏｓ電界効果トランジスタ | |
| JP2907504B2 (ja) | 半導体装置 | |
| JPH0685270A (ja) | 高耐圧半導体装置 | |
| JP3233002B2 (ja) | 電界効果トランジスタ | |
| JPS6262559A (ja) | 入力保護回路 | |
| JPS5863177A (ja) | 半導体装置 | |
| JPH06216401A (ja) | 半導体集積回路装置 | |
| JPH0247873A (ja) | 半導体集積回路装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |