JPS63122154A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS63122154A JPS63122154A JP26753786A JP26753786A JPS63122154A JP S63122154 A JPS63122154 A JP S63122154A JP 26753786 A JP26753786 A JP 26753786A JP 26753786 A JP26753786 A JP 26753786A JP S63122154 A JPS63122154 A JP S63122154A
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- JP
- Japan
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- wiring
- wirings
- integrated circuit
- semiconductor integrated
- circuit device
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路装置に関するものであり、特
に、半導体集積回路装置の配線に関するものである。
に、半導体集積回路装置の配線に関するものである。
半導体集積回路装置の配線は、集積度の向上に伴って多
層化の傾向にある。なお、多層配線、配線パターンの設
計に関する技術は、例えば、サイエンスフォーラム社、
昭和５８年１１月２８日発行、「超ＬＳＩデバイスハン
ドブックＪ、ｐ１２９に記載されている。
層化の傾向にある。なお、多層配線、配線パターンの設
計に関する技術は、例えば、サイエンスフォーラム社、
昭和５８年１１月２８日発行、「超ＬＳＩデバイスハン
ドブックＪ、ｐ１２９に記載されている。
本発明者は前記技術を検討した結果、次の問題点を見出
した。
した。
配線間あるいは配線と半導体基板の間に浮遊容量が付加
されるため、信号の遅延を生じる。
されるため、信号の遅延を生じる。
本発明の目的は、配線容量を実効的に低減することにあ
る。
る。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。
明細書の記述及び添付図面によって明らかになるであろ
う。
本顆において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、第１層目の配線と第２層目の配線、第２層目
の配線と第３層目の配線または第１層目の配線と第３層
目の配線のいずれかを同一方向に重さなるように延在さ
せる６また。同相の信号を伝搬させるようにする。
の配線と第３層目の配線または第１層目の配線と第３層
目の配線のいずれかを同一方向に重さなるように延在さ
せる６また。同相の信号を伝搬させるようにする。
上記した手段によれば、同一方向に重なって延在してい
る配線との間の容量、下の配線と２つ上の層の配線の間
の容量及び上の層と半導体基板との間の容量がなくなる
ので、配線容量を低減することができる。
る配線との間の容量、下の配線と２つ上の層の配線の間
の容量及び上の層と半導体基板との間の容量がなくなる
ので、配線容量を低減することができる。
以下１本発明を実施例とともに説明する。
第１図は、半導体基板上の配線を示した平面図。
第２図は、第１図のＡ−Ａ切断線における断面図、第３
図は、第２図に示した配ｇ５ａと９８の信号の伝搬を説
明するための配線のモデルである。なお、第１図は、配
線の構成を見易くするために、眉間絶縁膜を図示してい
ない。
図は、第２図に示した配ｇ５ａと９８の信号の伝搬を説
明するための配線のモデルである。なお、第１図は、配
線の構成を見易くするために、眉間絶縁膜を図示してい
ない。
第１図及び第２図において、１はＰ−型単結晶シリコン
からなる半導体基板である。半導体基板１の表面は、そ
れの熱酸化による酸化シリコン膜からなるフィールド絶
縁膜３によって覆れ、フィールド絶縁膜３の下にはＰ型
チャネルストッパ領域２が形成しである。４は例えばＣ
ＶＤによる酸化シリコン膜（ＳｉＯ２膜）からなる第１
層目の絶縁膜であり、図示して−いないが１例えばＣＶ
Ｄによる多結晶シリコン膜からなる第１層目の配線ある
いは電極を覆っている。絶＃！ｌＩ４の上を例えばスパ
ッタによる第１層目のアルミニウム膜からなる配線５，
５ａが互いに平行に複数本延在している。配線５，５ａ
は、図示していないが、バイポーラトランジスタ又はＭ
ＩＳ−ＦＥＴによって構成されたクロック回路に接続さ
れている。配線５゜Ｓａ上を例えばＣＶＤによるＳｉＯ
２膜と、リンシリケートガラス（ＰＳＧ）膜と、ＳｉＯ
２膜とを下から順に積層して構成した絶縁膜６が覆って
いる。絶縁膜６上を、前記配線５．５ａと交差するよう
に１例えばスパッタによる第２層目のアルミニウム膜か
らなる配線７が互に平行に複数延在している。配［７は
、クロック信号やその他のパルス信号が伝搬する。配線
７の上を例えばＣＶＤニｃｋルｓ ｉ ０２ＩＩ１．
ＰＳＧ膜、５ｉｆ２膜を下から順に積層して構成した絶
縁膜８が覆っている。
からなる半導体基板である。半導体基板１の表面は、そ
れの熱酸化による酸化シリコン膜からなるフィールド絶
縁膜３によって覆れ、フィールド絶縁膜３の下にはＰ型
チャネルストッパ領域２が形成しである。４は例えばＣ
ＶＤによる酸化シリコン膜（ＳｉＯ２膜）からなる第１
層目の絶縁膜であり、図示して−いないが１例えばＣＶ
Ｄによる多結晶シリコン膜からなる第１層目の配線ある
いは電極を覆っている。絶＃！ｌＩ４の上を例えばスパ
ッタによる第１層目のアルミニウム膜からなる配線５，
５ａが互いに平行に複数本延在している。配線５，５ａ
は、図示していないが、バイポーラトランジスタ又はＭ
ＩＳ−ＦＥＴによって構成されたクロック回路に接続さ
れている。配線５゜Ｓａ上を例えばＣＶＤによるＳｉＯ
２膜と、リンシリケートガラス（ＰＳＧ）膜と、ＳｉＯ
２膜とを下から順に積層して構成した絶縁膜６が覆って
いる。絶縁膜６上を、前記配線５．５ａと交差するよう
に１例えばスパッタによる第２層目のアルミニウム膜か
らなる配線７が互に平行に複数延在している。配［７は
、クロック信号やその他のパルス信号が伝搬する。配線
７の上を例えばＣＶＤニｃｋルｓ ｉ ０２ＩＩ１．
ＰＳＧ膜、５ｉｆ２膜を下から順に積層して構成した絶
縁膜８が覆っている。
絶縁膜８の上を例えばスパッタによる第３層目のアルミ
ニウム膜からなる配線９．９ａが互に平行に複数延在し
ている。配線９．９ａのそれぞれは、バイポーラトラン
ジスタ又はＭ Ｉ Ｓ ＦＥＴによって構成されたクロ
ック回路に接続されている。
ニウム膜からなる配線９．９ａが互に平行に複数延在し
ている。配線９．９ａのそれぞれは、バイポーラトラン
ジスタ又はＭ Ｉ Ｓ ＦＥＴによって構成されたクロ
ック回路に接続されている。
配線９．９ａは、第１図に示すように、配線５゜５ａと
重なるように絶縁膜８上に配置している。
重なるように絶縁膜８上に配置している。
換言すれば、配線５．５ａは、配置１９．９ａの下に隠
れている。これにより、後述するように、それら配線５
，５ａ、９．９ａに付加される浮遊容量を実効的に低減
している。配線９，９ａを覆って１例えばＣｖＤによる
Ｓ ｉ Ｏ２膜、ＰＳＧ膜。
れている。これにより、後述するように、それら配線５
，５ａ、９．９ａに付加される浮遊容量を実効的に低減
している。配線９，９ａを覆って１例えばＣｖＤによる
Ｓ ｉ Ｏ２膜、ＰＳＧ膜。
５ｉＯｚ膜を下から順に積層して絶縁膜１０を形成して
いる。絶縁膜１０の上を例えばスパッタによる第４層目
のアルミニウム膜からなる配線１１が互に平行に複数延
在している。配線１１は、配線７と重さなるレイアウト
でかつ配ａ５．５ａ。
いる。絶縁膜１０の上を例えばスパッタによる第４層目
のアルミニウム膜からなる配線１１が互に平行に複数延
在している。配線１１は、配線７と重さなるレイアウト
でかつ配ａ５．５ａ。
７．９．９ａより広い線幅に形成されている。配線１１
は、電源電位Ｖｃｃ例えば５Ｖ、回路の接地電位Ｖｓｓ
例えばＯｖ等を半導体基板上の種々の回路に供給するた
めの電源配線である。
は、電源電位Ｖｃｃ例えば５Ｖ、回路の接地電位Ｖｓｓ
例えばＯｖ等を半導体基板上の種々の回路に供給するた
めの電源配線である。
次に、第３図を用いて配線５．９を重ねて形成している
ことにより、それらに付加される容量が実効的に低減さ
れることを説明する。配線５ａ。
ことにより、それらに付加される容量が実効的に低減さ
れることを説明する。配線５ａ。
９ａを例として説明する。
第３図において、Ｓはクロックパルス（以下。
単にクロックという）の発生源であり１例えばバイポー
ラトランジスタ又はＭＩＳＦＥＴによって半導体基板１
に構成している。ＩＮ＋ 、ＩＮ２は、入力側がクロッ
ク源Ｓに接続しているインバータ回路であり、出力側は
配線５ａ、９ａに接続している。配線５ａ及び９ａの他
端は、バイポーラトランジスタ又はＭＩＳＦＥＴによっ
て構成されたゲートＧｓ、Ｇ＊に接続している。
ラトランジスタ又はＭＩＳＦＥＴによって半導体基板１
に構成している。ＩＮ＋ 、ＩＮ２は、入力側がクロッ
ク源Ｓに接続しているインバータ回路であり、出力側は
配線５ａ、９ａに接続している。配線５ａ及び９ａの他
端は、バイポーラトランジスタ又はＭＩＳＦＥＴによっ
て構成されたゲートＧｓ、Ｇ＊に接続している。
二こで、配線５ａと９ａには同相のクロックすなわち同
時に立ち上がり、同時に立ち下がりまたパルス幅が同じ
クロックパルスＰｔ、Ｐ２が伝搬するようにする。これ
により、配４１５ａと９ａの間の電位差は、常にゼロ（
０）となる、すなわち、配線５ａ、９ａの間の浮遊容量
は実効的にゼロにされる。また、配線５ａと最上層の配
線１１との間で構成される浮遊容量は、配線５ａが配線
９ａによってシールドされることにより、実効的にゼロ
とされる。配線５ａの浮遊容量は、第２ｐ！Ｊ目の配線
７との間に構成される容量と、半導体基板１との間に構
成される容量のみとなる。したがって。
時に立ち上がり、同時に立ち下がりまたパルス幅が同じ
クロックパルスＰｔ、Ｐ２が伝搬するようにする。これ
により、配４１５ａと９ａの間の電位差は、常にゼロ（
０）となる、すなわち、配線５ａ、９ａの間の浮遊容量
は実効的にゼロにされる。また、配線５ａと最上層の配
線１１との間で構成される浮遊容量は、配線５ａが配線
９ａによってシールドされることにより、実効的にゼロ
とされる。配線５ａの浮遊容量は、第２ｐ！Ｊ目の配線
７との間に構成される容量と、半導体基板１との間に構
成される容量のみとなる。したがって。
配線５ａの容量が低減する。一方、配線９ａにおいては
、半導体基板１との間に構成される容量が配線５ａによ
ってシールドされるため、実効的にゼロとされる。した
がって、配線９”ａの浮遊容量は、第２層目の配＃！７
との間に構成される容量と。
、半導体基板１との間に構成される容量が配線５ａによ
ってシールドされるため、実効的にゼロとされる。した
がって、配線９”ａの浮遊容量は、第２層目の配＃！７
との間に構成される容量と。
最、上層の配置１１１との間に構成される容量のみとな
る。したがって、配線９ａの浮遊容量が低減する。これ
らのことは、配線５ａ以外の配線５および配線９ａ以外
の配線９においても同様である。
る。したがって、配線９ａの浮遊容量が低減する。これ
らのことは、配線５ａ以外の配線５および配線９ａ以外
の配線９においても同様である。
配線５とそれに重なる配線９には、同相のクロックが伝
搬するようにして、配線５．９の浮遊容量を低減する。
搬するようにして、配線５．９の浮遊容量を低減する。
以上のことから、配線５，５ａ、９，９ａを伝搬するク
ロックの伝搬速度を速めることができる。
ロックの伝搬速度を速めることができる。
なお、配線１１は、配線５．５ａ、９．９ａと同一方向
に延在させるレイアウトであってもよい。
に延在させるレイアウトであってもよい。
また、配線９．９ａが配線７，１１と同一方向に延在す
るようにレイアウトさ九た半導体集積回路装置であって
もよい。この場合、配線７と９、−９ａは重ねられ、配
線７が配線９．９ａの下に隠れるようにする。また１重
さねられた配線７．９又は９ａ同志には同相のクロック
を伝搬させるようにする。このようにすると、配線７と
９又は９ａの間の浮遊容量はゼロとなる。また、配線７
と配８１１の間の浮遊容量は、配線９．９ａによってゼ
ロとされる。また、配線９．９ａと半導体基板１の間°
の浮遊容量は、配線７によってゼロとされる。
るようにレイアウトさ九た半導体集積回路装置であって
もよい。この場合、配線７と９、−９ａは重ねられ、配
線７が配線９．９ａの下に隠れるようにする。また１重
さねられた配線７．９又は９ａ同志には同相のクロック
を伝搬させるようにする。このようにすると、配線７と
９又は９ａの間の浮遊容量はゼロとなる。また、配線７
と配８１１の間の浮遊容量は、配線９．９ａによってゼ
ロとされる。また、配線９．９ａと半導体基板１の間°
の浮遊容量は、配線７によってゼロとされる。
また、第４層目のアルミニウム配線１１を有さない半導
体集積回路装置であってもよい、この場合、第３層目の
配線９，９ａが電源電位Ｖｃｃ。
体集積回路装置であってもよい、この場合、第３層目の
配線９，９ａが電源電位Ｖｃｃ。
回路の接地電位Ｖｓｓ等の電源配線とされる。したがっ
て、配線９．９ａは、他の配線５．５ａ。
て、配線９．９ａは、他の配線５．５ａ。
７より幅広い配線とされる。配線５，５ａと７は重なる
ようにして同一方向に延在させ、また同相のクロックを
伝搬させることにより、それらの間の配線容量をゼロに
することができる。電源配線とされた配線９，９ａは、
配線５，５ａと同一方向またはそれと交差する方向する
方向のいずれの方向に延在させてもよい。
ようにして同一方向に延在させ、また同相のクロックを
伝搬させることにより、それらの間の配線容量をゼロに
することができる。電源配線とされた配線９，９ａは、
配線５，５ａと同一方向またはそれと交差する方向する
方向のいずれの方向に延在させてもよい。
以上、本発明を実施例にもとすき具体的に説明したが１
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
本発明は前記実施例に限定されるものではなく、その要
旨を逸脱しない範囲において種々変更可能であることは
いうまでもない。
例えば、クロックを給電するための配線ばかりでなく、
論理ゲートの出力信号あるいは論理ゲートに入力される
入力信号の信号配線に適用することもできる。この場合
、絶縁膜を介して重なって延在する２つの信号配線は、
同相のパルス信号が伝搬するようにする。
論理ゲートの出力信号あるいは論理ゲートに入力される
入力信号の信号配線に適用することもできる。この場合
、絶縁膜を介して重なって延在する２つの信号配線は、
同相のパルス信号が伝搬するようにする。
本願によって開□示された発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、次のとおりであ
る。
って得られる効果を簡単に説明すれば、次のとおりであ
る。
すなわち４．配線の浮遊容量を実効的に低減することが
できる。これシこより、配線を伝搬するパルスの伝搬速
度を速めることができる。
できる。これシこより、配線を伝搬するパルスの伝搬速
度を速めることができる。
第１図は、半導体基板上の配線の平面図。
第２図は、第１図のＡ−Ａ切断線における断面図、
第３図は、一部の配線のモデル図である。
１・・・半導体基板、２・・・チャネルストッパ領域、
３・・・フィールド絶縁膜、４，６．８，１０・・・絶
縁膜。 ５．５ａ、７．９．９ａ、１１・・・配線（アルミニウ
ム膜）、Ｓ・・・信号源、ＩＮ・・・インバータ、Ｇ・
・・ｒ ３ 図 ケ２
３・・・フィールド絶縁膜、４，６．８，１０・・・絶
縁膜。 ５．５ａ、７．９．９ａ、１１・・・配線（アルミニウ
ム膜）、Ｓ・・・信号源、ＩＮ・・・インバータ、Ｇ・
・・ｒ ３ 図 ケ２
Claims (1)
- 【特許請求の範囲】 １、半導体基板上に第１乃至第４配線を互いに絶縁して
積層してなり、前記第１乃至第３配線はそれぞれ異る回
路に接続しかつ選択された２つの配線が同一方向に重さ
なるようにして延在している半導体集積回路装置であっ
て、前記第１乃至第３配線は電気信号を回路に供給する
配線であり、第４配線は電源電位を供給する配線である
ことを特徴とする半導体集積回路装置。 ２、前記重さなって同一方向に延在している下の配線と
上の配線とは同相の信号が伝搬することを特徴とする特
許請求の範囲第１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26753786A JPS63122154A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26753786A JPS63122154A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63122154A true JPS63122154A (ja) | 1988-05-26 |
Family
ID=17446200
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26753786A Pending JPS63122154A (ja) | 1986-11-12 | 1986-11-12 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63122154A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251250A (ja) * | 1988-08-12 | 1990-02-21 | Sanyo Electric Co Ltd | リニア半導体集積回路 |
| JPH0321075A (ja) * | 1989-06-17 | 1991-01-29 | Ricoh Co Ltd | 高耐圧半導体集積回路装置 |
-
1986
- 1986-11-12 JP JP26753786A patent/JPS63122154A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0251250A (ja) * | 1988-08-12 | 1990-02-21 | Sanyo Electric Co Ltd | リニア半導体集積回路 |
| JPH0321075A (ja) * | 1989-06-17 | 1991-01-29 | Ricoh Co Ltd | 高耐圧半導体集積回路装置 |
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