JPH03212755A - マルチプロセッサ・システムおよび割り込み方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、−船釣にはマルチプロセッサ（ＭＰ）ノステ
ムにおけるプロセッサ間の通信システム及び通信方法に
関し、特に、前記ＭＰンステムにおけるピア（Ｐｅｅｒ
ｓ）により特定のプロセッサに対する割込みの実行シス
テム及び方法に関する。

従来の技術 近年、高性能のＭＰコンピュータシステムが開発されつ
つあり、該ＭＰコンビュータノステムは、個別のプロセ
ッサにおいて同時に実行する事ができる演算を平行して
実行することにより処理能力を増加させるものである。

このような高性能のＭＰコンピュータシステムは、多数
の中央プロセッサ（ＣＰｓ）を有しており、該プロセッ
サは、独立してかつ平行に動作するが、データを交換す
べき場合には相互にあるいは主記憶装置（ＭＳ）と通信
するできる事を特徴としている。中央プロセッサ（ＣＰ
ｓ）と主記憶装置（ＭＳ）とはデータを交換するために
接続された入力／出力（Ｉ　１０）ポートを有している
。

マルチプロセッサの従来例は、例えばツアーヒャ二世（
Ｚｕｒ　ｃｈｅｒ、　Ｊｒ）による米国特許第３．５２
８０６１号およびレーマン他（Ｌｅｈｍａｎ　ｅｔ　ａ
ｌ）による米国特許第３．５２８．０６２号に示されて
いる。ツアーヒャー二世の特許は、共用メモリへのアク
セスを調整し、プロセッサが排他的、即ち専用的な使用
に対してメモリ記憶位置をロックできるようにしたマル
チプロセッサシステムを開示している。レーマン他の特
許は、マルチプロセッサ共用メモリシステムを開示して
いる。該特許のメモリシステムは、各プロセッサにアク
セス可能の記憶手段を有し、種々の組合せのビットを用
いて共用メモリの内容状態を交信できるものである。

マルチプロセッサシステムにおけるプロセッサ間の交信
は、ＭＳ装置における共用メモリのアドレスを介して実
行される。各プロセッサは、該システムにおける他のプ
ロセッサにより書込みできる「割込アドレス」が割当て
られる。ピアにより特定のプロセッサに向けられたプロ
セッサ開割込みは、マルチプロセッサ構成において交信
および同期化を実行するための必要な手段と考えられる
。

しかしながら、現在のＭＰシステムにおける割込み処理
に関しては数々の課題がある。特に、もしメモリアクセ
スが先着順サーヒスベースて許可されるとすれば、プロ
セッサは該プロセッサに対して割込みを実行した最後の
プロセッサのみを識別する。上記の課題は、たとえ割込
みが急速に引き続いてなされたとしても、割込みをされ
たプロセッサが該プロセッサに対して割込みを実行した
全てのプロセッサのインデックスを確実に読出識別でき
る方法を提供する事にある。

発明が解決しようとする課題 本発明の目的は、プロセッサが該プロセッサに対して割
込みを実行したシステムの全てのピアを読出すことので
きるマルチプロセッサコンピュータ／ステムにおけるプ
ロセッサ間通信システム及び方法を提供する事である。

本発明の別の目的は、割込まれたプロセッサが、読込ま
なかった割込みをクリヤすることなく割込みを個々にク
リヤてきる、マルチプロセッサ通信システムを提供する
ことである。

本発明のさらに別の目的は、汎用メモリ基準（リファレ
ンス）を用いて前記の目的を達成することができるマル
チプロセッサ通信システムを提供する事である。

課題を解決するための手段 上記課題を解決するため、本発明によれば、共用メモリ
記憶位置（即ち、全てのプロセッサにより読出し、書込
みが可能なメモリ記憶位置）を有し、読出−修正−書込
（ＲＭＷ）メモリレファレンスのインターセプトを採用
した割込みを実行する技術が提供される。本明細書にお
いては、「読出−修正−書込」の用語は、指令により共
用メモリ記憶位置のデータ内容を読出し、該データの一
部を修正し、修正されたデータを同じ記憶位置に書込み
、読出しおよび書込み動作の間に該記憶位置へ他のいず
れのリファレンスも書込まれないようにすることを意味
している。

プロセッサ間割込機構は、以下の単純なルールに従って
いる共用メモリ・マルチプロセッサシステムにおいて実
行される。

■　各プロセッサは、共用メモリ内にプロセッサ間割込
の生成及び制御の使用に限定された専用のハーフワード
を有する。共用メモリの専用記憶位置におけるデータは
、テスト並びにセットハーフワード（Ｔ　Ｓ　Ｈ）指令
と称される指令を実行することにより該記憶位置を「捕
捉」する場合を除き、いずれのプロセッサによっても変
更されない。

２、記憶ハーフワ−１”（ＳＴＨ）指令と称される指令
を実行する場合以外は、捕捉された共用メモリ記憶位置
の解放はなされない。

３、アドレス比較器および零検出器が、各プロセッサの
メモリインタフェースの読出−修正−書込（ＲＭＷ）ロ
ジックに付加動作用として追加される。

４、ＲＭＷロジックを用いるいずれかの指令が実行され
、そのオペランドアドレスがアドレスコンピュータに含
まれたアドレスと一致する場合、メモリに書込まれる低
位データのいずれにおいても零が検出されないならば、
プロセッサ間割込要求が生成され、逆に、メモリに書込
まれる低位データのいずれかにおいて零が検出されるな
らば、プロセッサ間割込要求が解放される。

寒践男 第１図には、本発明を適用する事ができる典型的な共用
メモリコンピュータが示されている。プロセッサ１０ｏ
−１ｏ＋、・・・・、１０．は、双方向バス３０を介し
て共用メモリ２０へのアクセスを行う。−時には１個の
プロセッサのみがメモリにアクセスするバスを使用しう
る。アービタ回路４０が複数同時アクセスを阻止する。

バスを介してアクセスを要求するプロセッサは、アービ
タ回路に要求を送出し、それに基づきアービタ回路はた
だ一つのプロセッサがメモリへアクセスできるようにす
る。

他のプロセッサがバスを必要としていない場合、ハスを
必要とするプロセッサはメモリへの書込み、およびそこ
からの読出しを継続できる。他からの要求が到来した場
合は、アービタ回路は現在アクセス中のプロセッサのそ
れ以上のアクセスを拒否し、アクセスを別のプロセッサ
に許可するように作用する。

プロセッサが連続して２回のメモリアクセス、即ちある
記憶位置からの読出し、続いて該同一位置への書込みを
行う事ができるようにされている事が重要である。その
時、他のプロセッサはその記憶位置からの読出し、ある
いは書込みができず、よって論理的不一致の結果は発生
しない。プロセッサはアービタ回路に、読出−修正−書
込と称せられるシーケンスを実行して、読出しと書込み
との動作量でバスの使用制御を喪失しない事を確実にす
るための信号を送出する。

メモリアクセスはアービタ回路により低レベルで管理さ
れるが、プロセッサの動作を高レベルで調整する事が時
折必要となる。これを実行するために、プロセッサは割
込機構を介して相互に信号を出力する事ができる。この
ような割込みを受は取ったプロセッサは、進行中のプロ
グラムを停め、別のプロセッサにより送られたメツセー
ジを読み取る。

各プロセッサが割込ラインを交互にプロセッサに直接接
続する場合は、ワイヤの数は管理不可能な程の数になっ
てしまい、例えば、ｎ個のプロセッサの場合はｎ２−ｎ
のワイヤを必要とする。本発明は、共用メモリの予め介
在するマルチプロセッサ機能、および読出−修正−書込
シーケンスを用いる事により余分な割込用配線の必要を
無くしたものである。

要約すると、別のプロセッサに信号を送りたいプロセッ
サは、共用のメモリのアドレスに書込みを実行するよう
信号を送出する。各プロセッサは区画された「割込アド
レス」を有しており、例えばプロセッサ１０゜がプロセ
ッサ１０、に信号を送出したい場合は、そのインデック
ス、例えば識別番号■Ｄｏをプロセッサ１０、の割込ア
ドレスへ書込む。各プロセッサは、該プロセッサ自身の
割込アドレスへのアクセスを検索するバスをモニタする
モニタ回路を有する。プロセッサ１０．のモニタ回路が
、割込アドレスがアクセスされている事を検知すると、
割込みが実行される。それにより、プロセッサ１０＋は
割込みを行ったプロセッサの番号、この場合はＩＤｏを
メモリから読出すことができる。プロセッサ１０．は、
その割込みアドレスに零を書き込むことによりその割込
みをオフにする。

しかしながら前記の説明だけでは不十分である。

数個のプロセッサ、例えば１０ｏ、１０２および１０３
がプロセッサ１０．にほぼ同時に信号を出力したい場合
があり得る。各プロセッサは、プロセッサ１０＋の割込
アドレスへのアクセスを取得するにつれて、先に割込み
を行っていたプロセッサのインデックスに重ね書きする
。このような場合、プロセッサ１０□が、各側込み後に
その割込アドレスを読取る事になるが、２つ以上の割込
みが発生する事になりうる。例えば、アービタ回路４０
が先着順サービスシーケンスでメモリ記憶を許容すると
すれば、プロセッサ１０１は割込みを実行した最後のプ
ロセッサのインデックスのみを読出す事となる。

各プロセッサがそのインデックスを追加することも不可
能となる。各プロセッサがメモリ２０の内容を読出し、
該読出したものにインデックスを追加し、次いでその値
を再び書込むならば、プロセッサが再びお互いのインデ
ックスを書き重ねる危険がある。プロセッサ１０Ｇ、１
０□及び１０３が全てプロセッサ１０．に割込みを実行
する場合を考えると、まず、プロセッサ１００はメモリ
中のアドレスから読出して、検索されたインデックスに
追加を行う。次いでアービタ回路４０がアドレスからプ
ロセッサ１０□を読取り、次いてプロセッサ１０３をア
ドレスから読取るようにさせる。

プロセッサの各々は、ベンディング割込を示していない
メモリ記憶位置を読取って各自のインデックスをそれに
追加し、次いて書込む。この場合、プロセッサ１０．は
、最後の書込みを実行したプロセッサのインデックスの
みを読出すものである。

サービスが実行された後に割込みをクリアする問題が残
る。ここでも希望する結果が得られるとの保証はない。

中間の実行遅れにより、別のプロセッサがメモリにアク
セスし、プロセッサ１０□に関連する零が実際にメモリ
２０に書き込まれる直前に、該別のプロセッサがプロセ
ッサ１ｏ１１ニー割込む場合がある。この場合、短い割
込みがあり、それが直ちに消去されてしまい、プロセッ
サ１０１はどのプロセッサが割込みをしたのか知ること
ができない。

本発明は、割込みが急速に連続して行われたとしても、
割込みをかけられたプロセッサが割込みをかけた全ての
プロセッサのインデックスを読取ることができるように
したものである。本発明はさらに、割込まれたプロセッ
サが、読出してない割込みをクリアすることなく個々に
割込みをクリアできるようにしている。これは後述する
手段により、どのような数のプロセッサを用いた場合に
も可能である。また説明の都合上、実際のプロセッサか
らの指令を用いて説明するが、他の指令も使レジスタを
示している。これらは指令レジスタ（ＩＲ）７０、デー
タ保持レジスタ７１、汎用レジスタ７２、およびプロセ
ッサｌの割込基準アドレスレジスタ（ＰＩＲＡｉ）７３
を含む。図において、マルチプロセッサ構造における個
々のプロセッサが共用メモリセグメントに対して読出し
／書込みを行うこと、及びこれらのメモリレファレンス
（基準）がフルワード単位であるものと想定する。さら
に、各プロセッサの指令は、ハーフワード単位でデータ
を共用メモリに記憶する少なくとも２個の指令（後述す
る）を有するものと想定する。また、ハーフワードのメ
モリへの書込みは、プロセッサのメモリインタフェース
における「読出−修正−書込Ｊ　　（ＲＭＷ）シーケン
スとして実行されるものと想定する。ＲＭＷシーケンス
を用いるメモリレファレンスを検索する事が、本発明が
提供する主要部分である。

プロセッサ開割込みを実行するために、ある−対のプロ
セッサ指令が用いられている。これらは「テスト／セッ
トハーフワードＪ　　（ＴＳＨ）と「記憶ハーフワード
Ｊ　　（ＳＴＨ）である。前述で要求されたように、こ
れらの指令の双方に基づき、読出−修正−書込シーケン
スによりデータをメモリに書込むようにする。ＳＴＨ指
令は、ソフトウェア指示のフルワードレジスタの低位半
分の内容が特定のメモリ記憶位置にコピイ（書込）され
る汎用データ記憶動作である。重要なことは、データが
ソフトウェア指示の汎用レジスタ７２から共用メモリの
記憶位置にコピーされ、割込みをする事なく特定のメモ
リ記憶位置への専用アクセスを保持しながらデータの記
憶が完了される事である。

ＴＳＨ指令において重要な事項は、指令により特定のメ
モリ記憶位置からある値をソフトウェア指示のフルワー
ドの汎用レジスタ７２の低位半分ヘコピーし、かつ該コ
ピーされたデータを変えることな（そのまま汎用レジス
タに保持し、指令がデータビットのあるもの（但し全て
ではない）を公知の要領で修正し、該修正されたデータ
を上記のメモリ記憶位置へ書込む事である。ＴＳＨ指令
は特定のメモリ記憶位置への専用のアクセスを保ちなが
ら、ＲＭＷシーケンスを完了させ、かつ割込みを生じる
事なく該シーケンスを完了させる必要がある。

ＴＳＨ指令フォーマットの一例は以下の通りで７８　　
　　１２１６　　　　３１ ＴＳＨは以下の通り機能するものとする。

１．リアルメモリアドレスＡｒは、Ｒ８に含まれるイン
デックスにより識別された汎用レジスタ７２の内容に、
符号展開されたＸフィールドの内容を加えたものとして
計算される。

２、アドレス指定可能なフルワードを形成するアドレス
指定されたハーフワードとその近傍のハーフワードとの
内容が、アドレス指定されたメモリ記憶位置から読出さ
れて保持レジスタ７１に書込まれる。

３、アドレス指定されたハーフワードに含まれるデータ
は、ＲＤに含まれるインデックスにより特定された汎用
レジスタ７２の低位のハーフワードに書込まれる。

４、汎用レジスタ７２の高位ビットは零にセットされる
。

５、アドレス指定されたハーフワードの８個の高位ビッ
トが、保持レジスタ７１中のビットのものに変更される
。

６　保持レジスタ７１の内容が、アドレス指定されたメ
モリ記憶位置に再び書込まれる。

ＳＴＨ指令フォーマットの一例は、以下の通りである。

０　　　　　　　　　　　７８　　　　１２１６　　　
　　３１前記のＳＴＨ指令の例は、以下の通り機能する
。

１、リアルメモリアドレスＡｒは、Ｒ８に含まれたイン
デックスにより指定された汎用レジスタ７２の内容に、
符号展開されたＸフィールドの内容を加えたものとして
計算される。

２、アドレス可能のフルワードを形成するアドレス指定
されたハーフワード及びその近傍のハーフワードの内容
が、メモリから読出されて保持レノスタフ１へ書込まれ
る。

３、ＲＤに含まれるインデックスにより特定された汎用
レジスタ７２の低位のハーフワードの内容は、保持レジ
スタ７１におけるアドレス指定されたハーフワードに書
込まれれる。

４、保持レジスタ７１の内容が、アドレス指定されたメ
モリ記憶位置へ再び書込まれる。

マルチプロセッサシステムの各プロセッサには、プロセ
ッサ間割込の生成並びに制御に用いられる特種ハーフワ
ードが共用メモリにおいて割り当てられる。共用メモリ
のそれぞれの記憶位置はｒｎＪ個のプロセッサの各々に
より読出し／書込みを行うことができる。ｒｎＪ個のハ
ーフワード記憶位置は、ＩＰＩＮＴ（０）、ＩＰＩＮＴ
（１）、−−−−１ＩＰＩＮＴ（ｎ−１）で示され、プ
ロセッサ０．１、・・・・、ｎ−１にそれぞれ対応する
。ＩＰＩＮＴ（ｉ）のメモリ記憶位置のアドレスは、プ
ロセッサｉが初期化されてそれ以降不変のままの場合、
プロセッサｉに対するプロセッサ割込基準アドレスレジ
スタ７３　（ＰＩＲＡｉ）に装荷（ロード）される。Ｐ
ｒＲＡｉの内容は、各々のリアルメモリアドレスＡｒと
比較され、プロセッサ開割込み状態が生じたか、あるい
はそれが解放されたかを決定する。

このためのフローチャートが第３Ａ図及び第３Ｂ図に示
されている。ＩＰＩＮＴ（ｉ）の記憶位置が書込みを行
っているプロセッサにより「捕捉されて」いない場合は
、ｒＰＩＮＴ（ｉ）の記憶位置に対してデータの書込み
は行われない。さらに、データをＩＰＩＮＴ（ｉ）の記
憶位置へ書込むために、２つの指令即ちＴＳＨ指令およ
びＳＴＨ指令のみが使用される。

第３Ａ図と第３Ｂ図を参照すると、プロセスはまず機能
ブロック８０において割込みを禁止状態とし、次いで機
能ブロック８１において指令レジスタ７０におけるｏｐ
コードをデコードすることにより開始される。次いでＯ
ｐコードがＴＳＨ指令であるかＳＴＨ指令であるか検出
するために判定ブロック８２においてテストが行われる
。もしいずれの指令でもない場合は、プロセスは汎用デ
コード動作へと移行される。他方、もしｏｐコートがＴ
ＳＨ指令あるいはＳＴＨ指令のいずれかである場合、機
能ブロック８３においてリアルアドレスＡｒは、Ｒ（Ｒ
Ｓ）と符号展開Ｘフィールドの内容との総和として計算
される。なお上記において、Ｒ（ｘ）は指令されたＸフ
ィールドにより特定されるレジスタを意味する。次いで
機能ブロック８４において、リアルアドレスＡｒのビッ
ト３０及び３１を零にセットすることにより、有効アド
レスＡｅが形成される。

この時点において、プロセスはＲＭＷシーケンスの「読
出」部分へ移行する。機能ブロック８５において、有効
アドレスＡｅに対して「読出」のメモリアクセスの要求
がなされる。有効アドレスＡｅは、次の「書込」動作に
対してそのまま保持される。有効アドレスＡｅの内容は
、機能ブロック８６において保持レジスタ７１に書込ま
れる。

ｏｐコードがＳＴＨ指令に対するものであるかあるいは
ＴＳＨ指令に対するものかを決定するため、判定ブロッ
ク８７においてテストがなされる。前者である場合は、
リアルアドレスＡｒのビット３０が１であるか否か検出
するため、判定ブロック８８において別のテストがなさ
れる。もしビット３０が１であれば、Ｒ（ＲＤ）のバイ
ト２および３が機能ブロック８９において保持レジスタ
７１のバイト２および３に書込まれる。アドレスＡｒの
ビット３０が１でない場合は、Ｒ（ＲＤ）のバイト２及
び３が機能ブロック９０において保持レジスタ７１のバ
イト０と１とに書込まれる。これらの動作は、ＳＴＨ指
令の場合、ＲＭＷシーケンスの「修正」部分である。

判定ブロック８７において、ｏｐコードがＴＳＨ指令用
であると判定されたものと想定する。この場合、Ｒ（Ｒ
Ｄ）のバイト０および１は機能ブロック９１において零
にセットされる。リアルアドレスＡｒのビット３０が１
であるか否か検出するために、判定ブロック９２におい
てテストがなされる。１である場合は、機能ブロック９
３において保持レジスタ７１のバイト２と３がＲ（ＲＤ
）のバイト２および３に書込まれ、次いで機能ブロック
９４において保持レジスタ７１のバイト２が総て１にセ
ットされる。他方、リアルアドレスＡｒのビット３０が
零である場合は、機能ブロック９５において保持レジス
タ７１のバイト０と１がＲ（ＲＤ）のバイト２と３に書
込まれ、次いで機能ブロック９６において保持レジスタ
のバイト０は総て１にセットされる。ブロック９３．９
４．９５および９６は、ＴＳＨ指令に対するＲＭＷシー
ケンスの「修正」部分を構成する。

機能ブロック８９及び９４から判定ブロック９７へ移行
し、機能ブロック９０及び９６から判定ブロック９８へ
移行する。これらの判定ブロック９８及び９８は零検出
ロジックを構成する。より詳しく説明すると、判定ブロ
ック９７において、保持レジスタ７１のバイト３が零で
あるか否か検出するためテストがなされ、判定ブロック
９８において、保持レジスタ７１のバイト１が零である
か否か検出するためテストがなされる。もしこれらのテ
ストのいずれかにおいて零が検出されて「真」であれば
、プロセスは判定ブロック９９へ進み、そこでリアルア
ドレスＡｒがＰＩＲＡｉ　（プロセッサｉに対するプロ
セッサ割込基準アドレス）と等しいか否か検出するため
テストがなされる。判定ブロック１００において、判定
ブロック９７及び９８におけるテスト結果のいずれが「
偽」であるかを検出するため同じテストがなされる。判
定ブロック９９と１００とは、アドレス比較ロジックを
構成する。判定ブロック９９におけるテストの結果が「
真」である場合は、プロセッサ間の割込が機能ブロック
１０１において解放される。判定ブロック１００におけ
るテストが「真」である場合は、プロセッサ間割込が機
能ブロック１０２において生成される。

判定ブロック９９および１００のいずれかが「偽」の判
定を生じた場合、あるいは機能ブロック１０１および１
０２のいずれかが「偽」の判定を生じた場合は、機能ブ
ロック１０３に進み、ここで保持レジスタ７１の内容が
有効アドレスＡｅへ書込まれ、メモリ保持が解放される
。次いで、サイクルが終了する前の機能ブロック１０４
において、割込みが許可される。機能ブロック１０３と
１０４は、ＲＭＷシーケンスの「書込」部分を構成して
いる。

各メモリ記憶位置ＩＰＩＮＴ（ｉ　）の第１のバイト（
ビット０から７まで）は「ガードバイト」と称され、該
記憶位置の制御を行うために使用される。メモリ記憶位
置ＩＰＩＮＴ（ｉ　）の制御は、該記憶位置をアドレス
指定するＴＳＨ指令を実行することにより捕捉される。

ＴＳＨ指令により装荷（ロード）されたソフトウェア指
示のレジスタの第３のバイトが零を含む場合は（第３の
バイトはガードタイプを含む）、捕捉が実行される。Ｔ
ＳＨ指令は常にガードバイトを総て１にセットするので
、その後同じメモリ記憶位置を捕捉しようとする他のプ
ロセッサは、１にセットされたガードバイトを有するハ
ーフワードを読取り、捕捉が成功しなかった事を知る事
ができる。ＴＳＨ指令は、割込不能の一ケンスにおいて
特定のメモリ記憶位置に対して読出、修正、書込を実行
するので、共用メモリ記憶位置の制御捕捉は確実となる
。

メモリ記憶位置ＩＰＩＮＴ（ｉ　）は、該記憶位置のガ
ードハイドへ零を書込むＳＴＨ指令を実行する事により
捕捉から解放される。ＴＳＨ指令により装荷された同一
レジスタが、そのレジスタにおけるカードハイドが修正
されなければ全て零を含むので、次のＳＴＨ指令のため
のデータ源として使用できる。

記憶位置ＩＰＩＮＴ（ｉ）の低位のバイトにおけるビッ
トは、プロセッサ間割込要求を生成させるために使用さ
れる。ビット８から１５までがプロセッサ０から７まで
に対応しているならば、いずれかのプロセッサｊが記憶
位置ＩＰＩＮＴ（ｉ）のｒｊ＋８Ｊのビットを１とする
事により、プロセッサｉに対するプロセッサ間割込要求
を開始できる。

ＲＭＷロジックを用いる指令を採用する理由について以
下に説明する。アドレス比較器と零検出器とがＲＭＷロ
ジックに隣接して配置されると、確実な割込要求を生成
させることができる。ＲＭＷレファレンスをプロセッサ
と関連した特定の記憶位置に対して分離するために、ア
ドレス比較器が用いられる。零検出器は、プロセッサへ
のプロセッサ間割込要求を生成し、かつそれを解放する
ために使用される。記憶位置ＴＰＩＮＴ（ｉ）に書込ま
れるデータビット８から１５までが１である場合は、プ
ロセッサ１に対するプロセッサ間割込要求が生成される
。記憶位置ＩＰＩＮＴ（ｉ）に書込まれる該データビッ
トが零であるとすれば、プロセ、ソサ１に対する割込要
求が解放される。前記の動作態様の一例を以下に示す。

プロセッサ間割込シーケンスの種々局面を、第１図を参
照して以下の例において示す。共用メモリのプロセッサ
間割込記憶位置をＩＰＩＮＴ（ｉ）　（ｉ　＝０、・・
・・、７）とする。記憶位置ＩＰＩＮＴ（ｉ）が０に初
期設定される。プロセッサ２がプロセッサ３に対するプ
ロセッサ間割込を生成したい場合、プロセッサ２はメモ
リ記憶位置ＩＰＩＮＴ（３）を規定するＴＳＨ指令を実
行する。ＩＰＩＮＴ（３）のガードバイトが初期的には
０であるので、そのＴＳＨ指令により装荷されたプロセ
ッサ２におけるレジスタは、プロセッサ２が記憶位置Ｉ
ＰＩＮＴ（３）を捕捉したことを規定する を記憶し、また記憶位置ＩＰＩＮＴ（３）はＴＳＨ指令
の実行が完了した後に を記憶する。これと同時に、プロセッサ４は記憶位置Ｉ
ＰＩＮＴ（３）を捕捉して、プロセッサ３のためのプロ
セッサ間割込を生成する。ＴＳＨ指令により装荷された
プロセッサ４内のレジスタは、記憶位置ＩＰＩＮＴ（３
）が捕捉されなかったことを規定するを記憶し、また記
憶位置ＩＰＩＮＴ（３）はＴＳＨ指令の実行が完了した
後は不変のまま保持される。プロセッサ４は捕捉に対す
るガードバイト（全て零）をテストし、それが零でない
事を検出すると記憶位置ＩＰＩＮＴ（３）を捕捉できる
ようになるまで、繰り返しＴＳＨ指令を再実行する必要
がある。

記憶位置ＩＰＩＮＴ（３）を捕捉したプロセッサ２は、
ＴＳＨ指令により装荷されたレジスタにおけるそのビッ
ト記憶位置へ１を論理的ＯＲすることによりプロセッサ
間割込要求を初期化する。それにより、プロセッサ２に
おけるレジスタは、を記憶する事になる。次いでレジス
タの内容が、ＳＴＨ指令を用いてプロセッサ２により記
憶位置ＩＰＩＮＴ（３）へ書込まれる。これは、記憶位
置ＩＰＩＮＴ（３）におけるガードバイトをリセットす
る。記憶位置ＩＰＩＮＴ（３）の低位バイトに書込まれ
たビットが（零検出ロジック内で検出されると）零でな
いので、プロセッサ３に対するプロセッサ割込要求が生
成される。ガードされた記憶位置ＩＰＩＮＴ（３）に対
してＴＳＨ指令を実行しているループにあったプロセッ
サ４が、未カードの記憶位置ＩＰＩＮＴ（３）を捕捉し
、同様に、それ自身のプロセッサ間割込要求をプロセッ
サ３に対して生成する。プロセッサ４によるＴＳＨ指令
の実行は、プロセッサ３に対する割込要求を冗長的に生
成させ、一方記憶位置ＩＰＩＮＴ（３）を基準にしたプ
ロセッサ４によるＴＳＨ指令の初期実行が、プロセッサ
３に対する割込要求を冗長的に解放ずみである事に注目
すべきである。

やがて、プロセッサ間割込要求がプロセッサ３によって
受理される。それが受理されると、プロセッサ３に対す
る別のプロセッサ間割込要求がマスクされ、もし要求が
発生された場合は、解放されるかあるいはマスクされず
に受理されるまでベンディングのままとされる。プロセ
ッサ３における割込ハンドラはそれ自身が記憶位置ＩＰ
ＩＮＴ（３）を捕捉し、いずれのプロセッサが割込みを
行ったかを検出する必要がある。この例のように（プロ
セッサ４がそれを捕捉しているので）、ガードバイトセ
ットを検出した場合は、記憶位置ＩＰＴＮＴ（３）を捕
捉するまでそのＴＳＨ指令を繰返し再実行する必要があ
る。プロセッサ４がプロセッサ間割込要求を初期化し、
ＳＴＨ指令を実行した後は、記憶位置ＩＰＩＮＴ（３）
は の状態となり、プロセッサ３に対するプロセッサ間割込
要求は再び冗長的に生成される。プロセッサ３における
ＴＳＨ指令の次回の実行は、記憶位置ＩＰＩＮＴ（３）
を捕捉し、プロセッサ３の指定されたレジスタに を装荷し、かつ記憶位置ＩＰＩＮＴ（３）へを記憶する
。プロセッサ間割込要求は、プロセッサ３に対して冗長
的に生成される。

プロセッサ３は、全ての割込要求（この例では、プロセ
ッサ２および４からのもの）を読取り、かつ保存し、Ｓ
ＴＨ指令を用いてハーフワード０を記憶位置ｒＰＩＮＴ
（３）に記憶する。ＲＭＷロジックシーケンスにおける
零検出器は、記憶位置ＩＰＩＮＴ（３）に書込まれつつ
ある全ての低位ビットが零であり、かつプロセッサ３に
対するプロセッサ間割込要求をクリヤする。

プロセッサ３が全ての割込要求を終了すると、（他のプ
ロセッサ間割込要求を発生させることができ）予め空に
された指令シーケンスに戻る前に記憶位置ＩＰＴＸＴ（
３）を再捕捉する事ができる。もし低位ビットが１にセ
ットされている事が検知されると、割込みハンドラは、
それ自体内で再循環して待機割込要求を処理し、予め空
とされた指令シーケンスに戻ろうとする場合にも直ちに
割込まれる。再循環するために、割込処理（ハンドラ）
はプロセッサ３に対して２つの状態変化を回避する事が
できる。しかしながら、ある状況下においては割込ハン
ドラをそれ自体の内部で再循環させることは好ましくな
い場合がある。例えば、プロセッサ間割込が割込みにお
いて最優先順位でない場合は、割込ハンドラは、割込み
を可能となるようにしかつ予め「空」にされた指令シー
ケンスまで戻る事により、プロセッサの制御を行う必要
がある。

記憶位置ＩＰＩＮＴ（ｉ）がいずれかのプロセッサによ
り捕捉されると、その他のあるプロセッサあるいはその
他の全てのプロセッサが、ガードされたメモリ記憶位置
の解放を待機している短い指令ループ内に保持されるよ
うにすることができる。従って、捕捉されたメモリ記憶
位置におけるデータを処理する指令シーケンスをできる
だけ短くすることが重要である。

要約すれば、本発明によるプロセッサ間割込システムは
、以下の単純なルールに従う共用メモリマルチプロセッ
サにおいて実行される。

１、各プロセッサは、そのプロセッサ間割込の生成と制
御のみの使用に限定された共用メモリに専用のハーフワ
ードを有している。ＴＳＨ指令を実行することにより記
憶位置を「捕捉」していない場合は、共用メモリのいず
れかの専用記憶位置におけるデータは、プロセッサによ
って何ら変更される事がない。

２、共用メモリの捕捉された記憶位置は、ＳＴＨ指令を
実行しなければ解放される事がない。

３、各プロセッサのメモリインタフェースの読出−修正
−書込ロシックに対する付随的な動作用として、アドレ
ス比較器と零検出器とが追加される。

４、いずれかの指令が実行され、そのオペランドアドレ
スがアドレス比較器に含まれたものと適合した場合、メ
モリに書込まれつつある全ての低位のデータにおいて０
が検出されないならば（即ち、少なくとも１つの１を検
出）、プロセッサ間割込要求が生成される。逆に、メモ
リに書込まれつつある全ての低位データにおいて０が検
出されると、プロセッサ間割込要求が解放される。

−群のプロセッサ中の１つにより要求がなされたことを
示すインジケータとして記憶位置ＩＰＩＮＴ（ｉ）の各
ビットを用いることにより、プロセッサ間割込機構を任
意数のプロセッサに対して拡大できる。従って、プロセ
ッサの数は上記の実施例で示した８個に限定されるもの
ではない。また、ＳＴＨ指令およびＴＳＨ指令の正確な
フオームやフォーマットは重要ではなく、読出−修正−
書込メモリアクセスを用いる機能及び実行が特に重要で
ある。

【図面の簡単な説明】

第１図は本発明が適用されるマルチプロセッサのマツプ
を示す説明図、および 第３Ａ図及び第３Ｂ図は、本発明によるプロセッサ間割
込を備えたＳＴＨ指令およびＴＳＨ指令のエクスカーン
ヨンシーケンスのフローチャートである。 １０１〜１０ゎ−１・・・　プロセッサ２０　　　　　
　・・・　共用メモリ ３０　　　　　　・・・　バス ４０　　　　　　・・・　アビータ回路（外１名） 手 続 補 正 書（方式） １、事件の表示 ２゜ 平成２年特許願第２９８７４７号 発明の名称 ３゜ プロセッサ間割込システム 補正をする者 事件との関係 住所

Claims (1)

1. 【特許請求の範囲】 １、共用メモリマルチプロセッサシステムにおいて実行
   されるプロセッサ間割込システムにおいて、 前記マルチプロセッサシステムの各プロセッサ用として
   共用メモリに設けられたそれぞれの専用アドレススペー
   スであって、使用がプロセッサ間割込の生成と制御とに
   限定された専用アドレススペース、 指令オペランドアドレスを前記プロセッサ用の専用アド
   レススペースに対応するアドレスと比較するために、各
   プロセッサに設けられたアドレス比較手段、 メモリに書込まれるデータのある一部分の零を検出する
   ために各プロセッサに設けられた零検出手段、 第１の指令に応答して共用メモリの専用記憶位置を捕捉
   しているプロセッサにより、該専用記憶位置を変更し、
   かつ第２の指令に応答して捕捉された共用メモリの記憶
   位置を解放するための指令実行手段、及び 前記比較手段に応答し、いずれかの指令が実行されかつ
   そのオペランドアドレスが前記比較手段に含まれたアド
   レスと適合する場合、零検出手段がメモリに書込まれる
   データの上記部分において零を検出しなければプロセッ
   サ間割込要求を生成し、逆にメモリに書込まれるデータ
   の上記部分において零が検出されるならば、プロセッサ
   間割込要求を除去する手段 を含む事を特徴とするプロセッサ間割込システム。 ２、請求項１記載のシステムにおいて、前記専用アドレ
   ススペースがハーフワードであり、前記第１の指令がテ
   スト及びセットハーフワード指令であり、前記第２の指
   令が記憶ハーフワード指令である事を特徴とするプロセ
   ッサ間割込システム。 ３、共用メモリマルチプロセッサシステムにおいて実行
   されるプロセッサ間割込処理方法において、 プロセッサ間割込の生成と制御とに使用を制限された共
   用メモリ内に、前記マルチプロセッサシステムの各プロ
   セッサ用の専用アドレススペースを提供し、 指令オペランドアドレスをプロセッサの専用アドレスス
   ペースに対応するアドレスと比較し、メモリに書込まれ
   るデータの一部分における零を検出し、 第１の指令に応答して、記憶位置を捕捉したプロセッサ
   により共用メモリの専用記憶領域を変更し、 第２の指令に応答して、捕捉された共用メモリの記憶領
   域を解放し、 いずれかの指令が実行されかつそのオペランドアドレス
   が前記専用アドレススペースと適合する場合、メモリに
   書込まれるデータのある部分において零が検出されなけ
   ればプロセッサ間割込要求を生成し、逆にメモリに書込
   まれるデータの上記部分において零が検出されるとプロ
   セッサ間割込要求を解放する ステップを含む事を特徴とするプロセッサ間割込処理方
   法。 ４、請求項３記載の方法において、前記専用スペースが
   ハーフワードであり、前記第１の指令がテストおよびセ
   ットハーフワード指令であり、前記第２の指令がハーフ
   ワード記憶指令である事を特徴とするプロセッサ間割込
   処理方法。 ５、共用メモリシステムを含みかつ該共用メモリシステ
   ムにアクセスする上で読出−修正−書込シーケンスを支
   持するマルチプロセッサシステムにおけるプロセッサ間
   通信方法であって、前記マルチプロセッサシステムの各
   々のプロセッサが指令を一時的に記憶する指令レジスタ
   と、 データを一時的に記憶するデータ保持レジスタと、 プロセッサ割込基準レジスタと、 一時的にデータを記憶する１個以上の汎用レジスタと を含んでいるマルチプロセッサシステムにおけるプロセ
   ッサ間通信方法において、 プロセッサ間割込の生成と制御とに使用が制限されてい
   る前記共用メモリシステム内に各プロセッサ用に専用ス
   ペースを提供し、各プロセッサにおける前記プロセッサ
   割込基準レジスタが該プロセッサの専用スペースのアド
   レスを記憶し、 前記読出−修正−書込シーケンスを用い、ある１つのプ
   ロセッサにより読出メモリアクセスが要求され、かつ次
   の書込動作のために保持して共用メモリにおける別のプ
   ロセッサの専用スペースを捕捉し、 前記要求を行ったプロセッサにより、データ保持レジス
   タへ前記専用スペースの内容を読出し、 前記指令レジスタの指令が第１の指令か第２の指令かを
   検出し、 前記指令のオペランドアドレスを前記プロセッサの割込
   基準レジスタと比較し、 汎用レジスタから前記保持レジスタへデータを書込み、 前記保持レジスタにおける前記の書込まれたデータが零
   であるかをテストし、 指令が実行されかつそのオペランドアドレスが前記プロ
   セッサの割込基準アドレスレジスタにおける前記アドレ
   スと適合し、更にテストステップが「偽」出力を発生し
   た場合、プロセス間割込要求を生成し、 指令が実行されかつそのオペランドアドレスが前記プロ
   セッサの割込基準アドレスレジスタにおける前記アドレ
   スと適合し、更にテストステップが「真」出力を発生し
   た場合、プロセッサ間割込要求を除去し、 前記保持レジスタの内容を前記専用メモリスペースに書
   込み、かつメモリ保持を解放するステップを含む事を特
   徴とするプロセッサ間通信方法。 ６、請求項５記載の方法において、メモリ基準がフルワ
   ードの単位であり、前記第１の指令がテストおよびセッ
   トハーフワード指令であり、前記第２の指令が記憶ハー
   フワード指令であり、前記テストおよびセットハーフワ
   ード指令が以下のフォーマットを有し、 ▲数式、化学式、表等があります▼ 前記セットハーフワード指令が以下のフォーマットを有
   する ▲数式、化学式、表等があります▼ 事を特徴とするプロセッサ間通信方法。 ７、請求項６記載の方法において、指令がテストおよび
   セットハーフワード指令である場合、前記方法はさらに
   、 ＲＳに含まれるインデックスにより特定される汎用レジ
   スタの内容と符号指示Ｉフィールドの内容との和として
   リアルメモリアドレスを計算し、 アドレス指定されたハーフワード及びアドレス指定可能
   なフルワードを形成する近傍の内容を、アドレス指定さ
   れたメモリ記憶領域から上記保持レジスタに読込み、 アドレス指定されたハーフワードに含まれるデータを、
   ＲＤに含まれるインデックスにより特定される汎用レジ
   スタの低位のハーフワードへ書込み、 データが読出されるビットである汎用レジスタの高位ビ
   ットを零にセットし、 前記保持レジスタにおいて、アドレス指定されたハーフ
   ワードの高位ビットを１に変更し、保持レジスタの内容
   をアドレス指定されたメモリ記憶位置へ書込む ステップをさらに含む事を特徴とするプロセッサ間通信
   方法。 ８、請求項６記載の方法において、指令が記憶ハーフワ
   ード指令である場合、前記方法はさらに、 ＲＳに含まれたインデックスによって特定された汎用レ
   ジスタの内容と符号指定Ｉフィールドの内容との和とし
   てリアルメモリアドレスを計算し、 アドレス指定されたハーフワードの内容とアドレス指定
   可能なフルワードを形成する近傍の内容を、アドレス指
   定されたメモリ記憶位置から前記保持レジスタに読込み
   、 ＲＤに含まれるインデックスにより特定される汎用レジ
   スタの低位のハーフワードの内容を、前記保持レジスタ
   に書込み、 前記保持レジスタの内容をアドレス指定されたメモリ記
   憶位置に書込む ステップをさらに含む事を特徴とするプロセッサ間通信
   方法。