JPH03213017A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH03213017A JPH03213017A JP1019190A JP1019190A JPH03213017A JP H03213017 A JPH03213017 A JP H03213017A JP 1019190 A JP1019190 A JP 1019190A JP 1019190 A JP1019190 A JP 1019190A JP H03213017 A JPH03213017 A JP H03213017A
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- JP
- Japan
- Prior art keywords
- input
- inverter
- output
- transistor
- channel mos
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野〕
この発明は半導体装置に関し、特にその排他的論理和回
路の回路構成に関するものである。
路の回路構成に関するものである。
第３図は従来の２人力排他的論理和回路（以下、ＸＯＲ
回路と称す）を示す回路図であり、図において、５．６
はインバータ、７．９はＰチャネル型ＭＯ３Ｉ−ランジ
スタ、８．１０はＮチャネル型ＭＯＳトランジスタであ
り、上記トランジスタ７と８、及びトランジスタ９と１
０はそれぞれドレイン、ソースが共通接続となっている
。またＡ。
回路と称す）を示す回路図であり、図において、５．６
はインバータ、７．９はＰチャネル型ＭＯ３Ｉ−ランジ
スタ、８．１０はＮチャネル型ＭＯＳトランジスタであ
り、上記トランジスタ７と８、及びトランジスタ９と１
０はそれぞれドレイン、ソースが共通接続となっている
。またＡ。
Ｂはそれぞれ第１．第２の入力、Ｃは出力であり、入力
Ａは上記トランジスタ７．８のドレインにはインバータ
５を介して、上記トランジスタ９．１０のドレインには
直接接続されている。入力Ｂはトランジスタ８，９のゲ
ートに直接、またトランジスタ７．１０のゲートにはイ
ンバータ６を介して接続されており、上記トランジスタ
７〜ＩＯの共通ドレインは上記ＸＯＲ回路の出力Ｃにな
っている。
Ａは上記トランジスタ７．８のドレインにはインバータ
５を介して、上記トランジスタ９．１０のドレインには
直接接続されている。入力Ｂはトランジスタ８，９のゲ
ートに直接、またトランジスタ７．１０のゲートにはイ
ンバータ６を介して接続されており、上記トランジスタ
７〜ＩＯの共通ドレインは上記ＸＯＲ回路の出力Ｃにな
っている。
次に動作について説明する。
２人力ＸＯＲ真理値表である第２図に従って説明する。
まず、入力Ａに°“Ｏ”、入力Ｂに“Ｏ”が入力された
場合、インバータ５を通過したｌｃ点は“１′′となり
、インバータ６を通過した１６点も“１′”となる。こ
の１６点がゲートに接続されたＰチャネルＭＯＳ）ラン
ジスタフはｏｆｆ状態、ＮチャネルＭＯＳトランジスタ
ＩＯはｏｎ状態となる。また、入力Ｂがゲートに接続さ
れたＰチャネルトランジスタ９はｏｎ状態、Ｎチャネル
トランジスタ８はｏｆｆ状態となる。つまり、Ｐチャネ
ルトランジスタ７、Ｎチャネルトランジスタ８はｏｆｆ
状態となり、Ｐチャネルトランジスタ９゜Ｎチャネルト
ランジスタ１０はｏｎ状態となるため、出力ＣにはＰチ
ャネルトランジスタ９を通過した入力Ａの” ｏ ”が
現れる。
場合、インバータ５を通過したｌｃ点は“１′′となり
、インバータ６を通過した１６点も“１′”となる。こ
の１６点がゲートに接続されたＰチャネルＭＯＳ）ラン
ジスタフはｏｆｆ状態、ＮチャネルＭＯＳトランジスタ
ＩＯはｏｎ状態となる。また、入力Ｂがゲートに接続さ
れたＰチャネルトランジスタ９はｏｎ状態、Ｎチャネル
トランジスタ８はｏｆｆ状態となる。つまり、Ｐチャネ
ルトランジスタ７、Ｎチャネルトランジスタ８はｏｆｆ
状態となり、Ｐチャネルトランジスタ９゜Ｎチャネルト
ランジスタ１０はｏｎ状態となるため、出力ＣにはＰチ
ャネルトランジスタ９を通過した入力Ａの” ｏ ”が
現れる。
次に入力Ａに“°０′”、入力已に” ｌ ”が入力さ
れた場合、ｌｃ点は“１” １６点は“０”となる。ま
た、Ｐチャネルトランジスタ７、Ｎチャネルトランジス
タ８はｏｎ状態、Ｐチャネルトランジスタ９．Ｎチャネ
ルトランジスタ１０はｏｆｆ状態となり、出力ＣにはＩ
Ｃ点の１”が現れる。
れた場合、ｌｃ点は“１” １６点は“０”となる。ま
た、Ｐチャネルトランジスタ７、Ｎチャネルトランジス
タ８はｏｎ状態、Ｐチャネルトランジスタ９．Ｎチャネ
ルトランジスタ１０はｏｆｆ状態となり、出力ＣにはＩ
Ｃ点の１”が現れる。
さらに入力Ａに“１”、入力Ｂに“０”が入力された場
合、ＩＣ点は０”１６点は“′１”となる。またトラン
ジスタ７．８はｏｆｆ状態、トランジスタ９．１０はｏ
ｎ状態になり、出力には人力Ａの“１”が現れる。
合、ＩＣ点は０”１６点は“′１”となる。またトラン
ジスタ７．８はｏｆｆ状態、トランジスタ９．１０はｏ
ｎ状態になり、出力には人力Ａの“１”が現れる。
最後に入力Ａに“１′、入力Ｂに“１”が入力された場
合、ＩＣ点は“０” １６点も“０″となる。またＰチ
ャネルトランジスタ７、Ｎチャネルトランジスタ８はｏ
ｎ状態、Ｐチャネルトランジスタ９．Ｎチャネルトラン
ジスタ１０はｏｆｆ状態となり、出力ＣにはＩＣ点の“
０”が現れる。
合、ＩＣ点は“０” １６点も“０″となる。またＰチ
ャネルトランジスタ７、Ｎチャネルトランジスタ８はｏ
ｎ状態、Ｐチャネルトランジスタ９．Ｎチャネルトラン
ジスタ１０はｏｆｆ状態となり、出力ＣにはＩＣ点の“
０”が現れる。
従来の２人力ＸＯＲ回路は以上のように構成されている
ので、トランジスタが４つ、インバータが２つと素子数
が多く、また素子数が多い分配線数も多く、半導体装置
の集積化において障害となっていた。
ので、トランジスタが４つ、インバータが２つと素子数
が多く、また素子数が多い分配線数も多く、半導体装置
の集積化において障害となっていた。
この発明は上記のような問題点を解消するためになされ
たもので、２人力ＸＯＲ回路の素子数。
たもので、２人力ＸＯＲ回路の素子数。
配線数を低減して高度の集積化を図ることができる半導
体装置を得ることを目的とする。
体装置を得ることを目的とする。
この発明に係る半導体装置は、２人力ＸＯＲ回路を、該
入力の一方が接続されたインバータと、ソースを上記イ
ンバータの出力に、ゲートを上記入力の他方に接続した
ＮチャネルＭＯＳ）ランジスタと、ソースを上記入力の
一方に、ゲートを上記入力の他方に接続し、ドレインを
上記トランジスタのドレインに接続したＰチャネルＭＯ
Ｓトランジスタとから構成し、上記共通接続のドレイン
を上記２人力ＸＯＲ回路の出力としたものである。
入力の一方が接続されたインバータと、ソースを上記イ
ンバータの出力に、ゲートを上記入力の他方に接続した
ＮチャネルＭＯＳ）ランジスタと、ソースを上記入力の
一方に、ゲートを上記入力の他方に接続し、ドレインを
上記トランジスタのドレインに接続したＰチャネルＭＯ
Ｓトランジスタとから構成し、上記共通接続のドレイン
を上記２人力ＸＯＲ回路の出力としたものである。
この発明においては、２人力ＸＯＲ回路を、該入力の１
つを反転するインバータと、上記入力の他方をゲート入
力、上記インバータの出力をソース入力とするＮチャネ
ルＭＯＳ）ランジスタと、上記各入力をそれぞれゲート
入力及びソース入力とするＰチャネルＭＯＳ）ランジス
タとから構成し、上記両トランジスタのドレインから論
理出力を得るようにしたから、２人力ＸＯＲ回路の構成
素子を、ＭＯＳ）ランジスタフ個、インバータ１個に削
減することができ、これにより素子数とともに配線数も
少なくなり、半導体装置の小型化を実現することができ
る。
つを反転するインバータと、上記入力の他方をゲート入
力、上記インバータの出力をソース入力とするＮチャネ
ルＭＯＳ）ランジスタと、上記各入力をそれぞれゲート
入力及びソース入力とするＰチャネルＭＯＳ）ランジス
タとから構成し、上記両トランジスタのドレインから論
理出力を得るようにしたから、２人力ＸＯＲ回路の構成
素子を、ＭＯＳ）ランジスタフ個、インバータ１個に削
減することができ、これにより素子数とともに配線数も
少なくなり、半導体装置の小型化を実現することができ
る。
以下、この発明の一実施例を図について説明する。
第１図は本発明の一実施例による２人力ＸＯＲ回路の回
路構成を示し、図において、ｌは第２の入力Ｂに接続さ
れたインバータ、２はＰチャネルＭＯ３Ｉ−ランジスタ
で、そのゲートが第１の入力Ａに、ソース及びドレイン
が入力Ｂ及び出力Ｃに接続されている。また３はＮチャ
ネルＭＯＳ）ランジスタで、そのゲートが上記人力Ａに
、ソースが上記インバータ１の出力に、ドレインが出力
Ｃに接続されている。
路構成を示し、図において、ｌは第２の入力Ｂに接続さ
れたインバータ、２はＰチャネルＭＯ３Ｉ−ランジスタ
で、そのゲートが第１の入力Ａに、ソース及びドレイン
が入力Ｂ及び出力Ｃに接続されている。また３はＮチャ
ネルＭＯＳ）ランジスタで、そのゲートが上記人力Ａに
、ソースが上記インバータ１の出力に、ドレインが出力
Ｃに接続されている。
次に動作について第２図の真理値表に従って説明する。
まず、入力Ａに“０”、入力Ｂに０″が入力された場合
、Ｐチャネルトランジスタ２はｏｎ状態、Ｎチャネルト
ランジスタ３はｏｆｆ状態となり、出力Ｃには“０”レ
ベルよりもＰチャネルトランジスタ２の閾値Ｖｔｐ分高
い０″＋Ｖｔｐというレベルになる。
、Ｐチャネルトランジスタ２はｏｎ状態、Ｎチャネルト
ランジスタ３はｏｆｆ状態となり、出力Ｃには“０”レ
ベルよりもＰチャネルトランジスタ２の閾値Ｖｔｐ分高
い０″＋Ｖｔｐというレベルになる。
次に入力Ａに“０”、入力Ｂに“１′”が入力された場
合、Ｐチャネルトランジスタ２はｏｎ状態、Ｎチャネル
トランジスタ３はｏｆｆ状態となり、出力Ｃには°゛１
”が現れる。
合、Ｐチャネルトランジスタ２はｏｎ状態、Ｎチャネル
トランジスタ３はｏｆｆ状態となり、出力Ｃには°゛１
”が現れる。
入力Ａに“１′”、人力Ｂに゛０パが入力された場合、
Ｐチャネルトランジスタ２はｏｆｆ状態、Ｎチャネルト
ランジスタ３はｏｎ状態となり、出力Ｃには°゛１”レ
ベルよりもＮチャネルトランジスタ３の闇値Ｖｔｎ分低
い’１’ −Ｖｔｎというレベルになる。
Ｐチャネルトランジスタ２はｏｆｆ状態、Ｎチャネルト
ランジスタ３はｏｎ状態となり、出力Ｃには°゛１”レ
ベルよりもＮチャネルトランジスタ３の闇値Ｖｔｎ分低
い’１’ −Ｖｔｎというレベルになる。
最後に入力Ａに“１”、入力Ｂに°“１゛が入力された
場合、Ｐチャネルトランジスタ２はｏｆｆ状態、Ｎチャ
ネルトランジスタ３はｏｎ状態となり、出力Ｃには０′
が現れる。
場合、Ｐチャネルトランジスタ２はｏｆｆ状態、Ｎチャ
ネルトランジスタ３はｏｎ状態となり、出力Ｃには０′
が現れる。
ここで、出力Ｃに現れる“０”十Ｖｔｐ及び“１”−Ｖ
ｔｎというレベルは出力Ｃに接続される素子の入力判定
レベルと比較し、Ｖ ｔｐ、 Ｖ ｔｎを制御するこ
とで、それぞれ“０”と“１”にみなし得る。
ｔｎというレベルは出力Ｃに接続される素子の入力判定
レベルと比較し、Ｖ ｔｐ、 Ｖ ｔｎを制御するこ
とで、それぞれ“０”と“１”にみなし得る。
このように本実施例では、入力Ａ及び入力Ｂを有する２
人力ＸＯＲ回路を、入力Ｂを反転するインバータ１と、
入力Ａをゲート入力、上記インバータの出力をソース入
力とするＮチャネルＭＯＳトランジスタ３と、上記入力
Ａ及び入力Ｂをゲート及びソース入力とするＰチャネル
ＭＯＳトランジスタ２とから構成したので、２人力ＸＯ
Ｒ回路の構成素子を、ＭＯＳ）ランジスタ２個、インバ
ータ１個に削減することができ、これにより素子数とと
もに配線数も少なくなり、半導体装１の小型化を実現す
ることができる。
人力ＸＯＲ回路を、入力Ｂを反転するインバータ１と、
入力Ａをゲート入力、上記インバータの出力をソース入
力とするＮチャネルＭＯＳトランジスタ３と、上記入力
Ａ及び入力Ｂをゲート及びソース入力とするＰチャネル
ＭＯＳトランジスタ２とから構成したので、２人力ＸＯ
Ｒ回路の構成素子を、ＭＯＳ）ランジスタ２個、インバ
ータ１個に削減することができ、これにより素子数とと
もに配線数も少なくなり、半導体装１の小型化を実現す
ることができる。
なお、上記実施例では、出力Ｃに現れるＭＯＳトランジ
スタの闇値の影響を、該闇値のレベルを制御することで
対応する場合を示したが、該闇値のレベル制御をする代
わりにランチ回路を用いて第２図の真理値表の全ての場
合において、“０”または“１″レベルを確実に得るよ
うにしてもよい。
スタの闇値の影響を、該闇値のレベルを制御することで
対応する場合を示したが、該闇値のレベル制御をする代
わりにランチ回路を用いて第２図の真理値表の全ての場
合において、“０”または“１″レベルを確実に得るよ
うにしてもよい。
第４図はこのような構成の２人力ＸＯＲ回路を説明する
ための図であり、図において１１はＰチャネルＭＯＳト
ランジスタ、１２はＮチャネルＭＯＳトランジスタで、
これらのトランジスタ１１゜１２は電源と接地間に直列
に接続され、該接続点は上記出力Ｃに接続されている。
ための図であり、図において１１はＰチャネルＭＯＳト
ランジスタ、１２はＮチャネルＭＯＳトランジスタで、
これらのトランジスタ１１゜１２は電源と接地間に直列
に接続され、該接続点は上記出力Ｃに接続されている。
また４はインバータで、その入力は上記出力Ｃに、その
出力は上記両トランジスタ１１．１２のゲートに接続さ
れており、上記トランジスタ１１．１２及び該インバー
タ４によりラッチ回路が構成されている。
出力は上記両トランジスタ１１．１２のゲートに接続さ
れており、上記トランジスタ１１．１２及び該インバー
タ４によりラッチ回路が構成されている。
この場合上記実施例の効果に加えて、入力Ａに０′”、
入力Ｂに°０′”が入力された場合でも、入力Ａに１″
、入力Ｂに“０″が入力された場合でも、出力Ｃに上記
ラッチ回路によりそれぞれ” ｏ ” １”レベル
を確実に出力することができる効果がある。
入力Ｂに°０′”が入力された場合でも、入力Ａに１″
、入力Ｂに“０″が入力された場合でも、出力Ｃに上記
ラッチ回路によりそれぞれ” ｏ ” １”レベル
を確実に出力することができる効果がある。
また、この実施例ではＸＯＲ論理だけでなく、第４図の
Ｄ点、つまりインバータ４の出力点においてはＸＮＯＲ
論理を得ることもできる。
Ｄ点、つまりインバータ４の出力点においてはＸＮＯＲ
論理を得ることもできる。
以上のように、本発明に係る半導体装置によれば、２人
力ＸＯＲ回路を、該入力の１つを反転するインバータと
、上記入力の他方をゲート入力、上記インバータの出力
をソース入力とするＮチャネルＭＯＳトランジスタと、
上記各入力をそれぞれゲート及びソース入力とするＰチ
ャネルＭＯＳトランジスタとから構成し、上記両トラン
ジスタのドレインから論理出力を得るようにしたので、
上記２人力ＸＯＲ回路の構成素子を、インバータ１個、
ＮチャネルＭＯＳトランジスタ１個、ＰチャネルＭＯＳ
トランジスタ１個に削減でき、これにより素子数ととも
に配線数を少なくして小型化を実現することができる効
果がある。
力ＸＯＲ回路を、該入力の１つを反転するインバータと
、上記入力の他方をゲート入力、上記インバータの出力
をソース入力とするＮチャネルＭＯＳトランジスタと、
上記各入力をそれぞれゲート及びソース入力とするＰチ
ャネルＭＯＳトランジスタとから構成し、上記両トラン
ジスタのドレインから論理出力を得るようにしたので、
上記２人力ＸＯＲ回路の構成素子を、インバータ１個、
ＮチャネルＭＯＳトランジスタ１個、ＰチャネルＭＯＳ
トランジスタ１個に削減でき、これにより素子数ととも
に配線数を少なくして小型化を実現することができる効
果がある。
第１図はこの発明の一実施例による半導体装置に搭載し
た２人力ＸＯＲ回路の構成図、第２図は該２人力ＸＯＲ
回路の真理値表を示す図、第３図は従来の半導体装置に
おける２人力ＸＯＲ回路の構成図、第４図は本発明の他
の実施例による半導体装置の２人力ＸＯＲ回路の構成図
である。 １．４はインバータ、２，１１はＰチャネルＭＯＳトラ
ンジスタ、３．１２はＮチャネルＭＯＳトランジスタで
ある。 なお図中同一符号は同−又は相当部分を示す。
た２人力ＸＯＲ回路の構成図、第２図は該２人力ＸＯＲ
回路の真理値表を示す図、第３図は従来の半導体装置に
おける２人力ＸＯＲ回路の構成図、第４図は本発明の他
の実施例による半導体装置の２人力ＸＯＲ回路の構成図
である。 １．４はインバータ、２，１１はＰチャネルＭＯＳトラ
ンジスタ、３．１２はＮチャネルＭＯＳトランジスタで
ある。 なお図中同一符号は同−又は相当部分を示す。
Claims (1)
- （１）第１、第２の２つの入力を有する排他的論理和回
路を搭載した半導体装置において、 上記排他的論理和回路を、 上記第２の入力を受け、その反転信号を出力するインバ
ータと、 ゲートを上記第１の入力に、ソースを上記第２の入力に
接続したＰチャネルＭＯＳトランジスタと、 ゲートを上記第１の入力に、ソースを上記インバータの
出力に、ドレインを上記トランジスタのドレインに接続
したＮチャネルＭＯＳトランジスタとから構成し、 上記両トランジスタの共通接続のドレインを上記排他的
論理和回路の出力としたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1019190A JPH03213017A (ja) | 1990-01-18 | 1990-01-18 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1019190A JPH03213017A (ja) | 1990-01-18 | 1990-01-18 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03213017A true JPH03213017A (ja) | 1991-09-18 |
Family
ID=11743401
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1019190A Pending JPH03213017A (ja) | 1990-01-18 | 1990-01-18 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03213017A (ja) |
-
1990
- 1990-01-18 JP JP1019190A patent/JPH03213017A/ja active Pending
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