JPH03214227A - 入出力制御装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 磁気テープ駆動装置の如きデータ記録装置とホストコン
ピュータとの間に介装される入出力制御装置に関し、 フォーマツタが正常に機能しなくなった場合には、その
フォーマツタにはいずれのホストインターフェースコン
トローラも繋がらないようにして無駄な処理時間を要さ
ずに処理効率を向上させ得る入出力制御装置を提供する
ことを目的とし、ホストコンピュータとのインターフェ
ースを担う複数のホストインターフェースコントローラ
とデータ記録装置とのインターフェースを担う複数のフ
ォーマツタと各フォーマツタ及び各ホストインターフェ
ースコントローラのいずれからもアクセス可能なデータ
バッファとを有し、一つのフォーマツタに対し前記ホス
トインターフェースコントローラのいずれもが選択的に
繋がるよう構成された入出力制御装置において、前記フ
ォーマツタが正常に機能しなくなった際に、そのフォー
マツタにはいずれのホストインターフェースコントロー
ラも繋がらないようフォーマツタ使用禁止手段を設ける
ように構成する。

〔産業上の利用分野〕

本発明は、磁気テープ駆動装置の如きデータ記録装置と
ホストコンピュータとの間に介装される入出力制御装置
に関する。

〔従来の技術〕

第４図は従来の入出力制御装置の一例を示すブロック構
成図である。同図において、磁気テープ式データ記録装
置の如きデバイスＤＶ＃Ｏ乃至Ｄ■＃Ｎと図外のホスト
コンピュータとの間には入出力制御装置１及び入出力制
御装置２が設けられている。前記入出力制御装置１には
前記ホストコンピュータとのインターフェースを担うホ
ストインターフェースコントローラ（ＨＩＣ）３と前記
デバイスＤＶ＃Ｏ乃至ＤＶ＃Ｎとのインターフェースを
担うフォーマツタ（ＦＭＴ）４が設けられている。また
、前記入出力制御装置２にもホストインターフェースコ
ントローラ（ＨＩＣ）５とフォーマツタ（ＦＭＴ）６が
設けられている。そして、前記ホストインターフェース
コントローラ３、前記フォーマツタ４、前記ホストイン
ターフェースコントローラ５及び前記フォーマツタ６の
いずれからもアクセス可能な共通メモリ７が前記入出力
制御装置工及び前記入出力制御装置２に共用されている
。

こうした構成にあって、いま、前記ホストコンピュータ
から前記入出力制御装置１に前記デバイスＤＶ＃Ｏへの
データ記録命令が発せられてくると、前記ホストインタ
ーフェースコントローラ３は前記共通メモリ７に記録の
ためのデータを書き込む。これを前記フォーマツタ４若
しくは前記フォーマツタ６のうちいずれか先に見つけた
方のフォーマツタがこのデータを前記デバイスＤＶ＃０
に記録する。引き続き、前記ホストコンピュータから、
今度は、デバイスＤＶ＃１へのデータ記録命令が送られ
てきた場合、前記ホストインターフェースコントローラ
３は前記共通メモリ７にその記録すべきデータを書き込
む。その際、もし前記フォーマツタ４が前述の前記デバ
イスＤＶ＃０への記録処理を継続中で且つ前記フォーマ
ツタ６がフリー状態にあるなら、今度は、このフォーマ
ツタ６が前記デバイスＤＶ＃１の制御に当たり、その結
果、前記データが前記デバイスＤＶ＃１の記録媒体に記
録される。また、前記ホストコンピュータからデバイス
ＤＶ＃１へのデータ記録命令が送られてきた際、前記ホ
ストインターフェースコントローラ３が前回のデータの
処理を継続しているときは、前記ホストインターフェー
スコントローラ３に代わって前記ホストインターフェー
スコントローラ５がその役割を果たす。即ち、前記各デ
バイス（ＤＶ＃０〜ＤＶ＃Ｎ）の制御を前記ホストイン
ターフェースコントローラ３→前記フオーマツタ４、前
記ホストインターフェースコントローラ３→前記フオー
マツタ６、前記ホストインターフェースコントローラ５
→前記フオーマンタ４、前記ホストインターフェースコ
ントローラ５→前記フオーマツタ６の四通りの経路を介
して行うことができる。こうした手法によりフォーマツ
タの稼働効率の向上が図られている。

〔発明が解決しようとする課題〕

ところで、そうした従来の入出力制御装置では前記第４
図の例えば前記フォーマツタ４が故障したような場合、
前記ホストインターフェースコントローラ３→前記フオ
ーマツタ６の経路によるデータ転送はできなくなる。し
かしながら、フォーマツタの稼働効率を向上させるため
に前記フォーマツタ４はいずれのホストインターフェー
スコントローラにも繋がるよう構成されている。図示の
ものでは二つのホストインターフェースコントローラの
どちらかに繋がるだけであるが、もっと拡張して例えば
１６のホストインターフェースコントローラが１６のフ
ォーマツタのどれにでも繋がるよう構成される場合もあ
る。そうした状況で稼働しているとき、どれかのフォー
マツタに故障が発生しても、１６のホストインターフェ
ースコントローラは前記フォーマツタが故障であること
を知らされていないので、代わる代わるに繋がって、そ
の都度エラーが生ずるようになり、折角の稼働効率向上
のための手段も円滑に機能しなくなってしまうと云った
問題点があった。

本発明は、フォーマツタが正常に機能しなくなった場合
には、そのフォーマツタにはいずれのホストインターフ
ェースコントローラも繋がらないようにして無駄な処理
時間を要さずに処理効率を向上させ得る入出力制御装置
を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明を説明する原理ブロック図である。

同図において、データ記録装置、例えば、磁気テープ駆
動装置１０とホストコンピュータ１１との間には入出力
制御装置１２を介装しである。該入出力制御装置１２に
は前記ホストコンピュータ１１とのインターフェースを
担うホストインターフェースコントローラ（ＨＩＣ）１
３とホストインターフェースコントローラ（ＨＩＣ）１
４を設けてあり、これらはパスライン１５ａ等によす前
記ホストコンピュータ１１に電気的に連結しである。ま
た、前記入出力制御装置１２には前記磁気テープ駆動装
置１０とのインターフェースを担うフォーマツタ（ＦＭ
Ｔ）１６とフォーマツタ（ＦＭＴ）１７があり、これら
はパスライン１５ｂ等により前記磁気テープ駆動装置１
０に電気的に連結しである。そして、前記入出力制御装
置１２には、前記ホストインターフェースコントローラ
１３、前記ホストインターフェースコントローラ１４、
前記フォーマツタ１６及び前記フォーマツタ１７のいず
れからもアクセス可能な共通メモリ１８を設けてあり、
該共通メモリ１８はパスライン１５ｃ等により前記各デ
バイスに連結しである。

なお、前記ホストインターフェースコントローラ１３．
１４は前記フォーマツタ１６．１７のいずれにも繋がる
よう構成しである。また、これらホストインターフェー
スコントローラとフォーマツタのそれぞれはＣＰＵ、Ｒ
ＯＭ、ＲＡＭ、人出力インターフェースを持つコンピュ
ータシステムで構成している。

一方、前記ホストインターフェースコントローラ１３．
１４及び又は前記フォーマ・ンタ１６．１７には、前記
フォーマツタが正常に機能しなくなった際に、そのフォ
ーマツタにはいずれのホストインターフェースコントロ
ーラも繋がらないようフォーマツタ使用禁止手段を含ま
せである。なお、図示の構成は簡単のため、二つのホス
トインターフェースコントローラと二つのフォーマツタ
による構成を示しているが、実際には、例えば、１６台
のドライバーを備える磁気テープ駆動装置Ｇこ対し、１
６のホストインターフェースコントローラと１６のフォ
ーマツタを設け、各ホストインターフェースコントロー
ラはどのフォーマツタにも連結できるように構成される
。

〔作　　　用〕

前記ホストコンピュータ１１から前記入出力制御装置１
２に前記磁気テープ駆動装置１０の成るドライバーへの
データ記録命令が発せられてくると、前記ホストインタ
ーフェースコントローラ１３は前記共通メモリ１８に記
録のためのデータを書き込む。これを前記フォーマツタ
１６若しくは前記フォーマツタエフのうちいずれか先に
見つけた方のフォーマツタがこのデータを前記磁気テー
プ駆動装置１０に出力する。引き続き、前記ホストコン
ピュータ１１から他のドライブバーへのデータ記録命令
が送られてきた場合、前記ホストインターフェースコン
トローラ１３は前記共通メモリ１９にその記録すべきデ
ータを書き込む。その際、もし前記フォーマツタ１６が
最初のドライバーへの処理を継続中で且つ前記フォーマ
ツタエフがフリー状態にあるなら、今度は、このフォー
マツタ１７が前記他のドライバーの制御に当たり、その
結果、前記データがそのドライバーの記録媒体に記録さ
れる。また、前記ホストコンピュータ１１から前記他の
ドライバーへのデータ記録命令が送られてきた際、前記
ホストインターフェースコントローラ１３が前回のデー
タの処理を継続しているときは、前記ホストインターフ
ェースコントローラ１３に代わって前記ホストインター
フェースコントローラ１７がその役割を果たす。

このように、各ホストインターフェースコントローラは
どのフォーマツタにも連結できるように構成しである。

しかしながら、前記フォーマツタ１６．１７のいずれか
が故障等により、処理能力を失ってしまった場合、その
ままの状態に放置しておくと、前記各ホストインターフ
ェースコントローラは何度でもそのフォーマツタに繋が
って、その都度エラーを発生ずることになる。そこで、
これを回避するために、例えば、前記フォーマツタ１６
が前記磁気テープ駆動袋ＷＩ　Ｏにデータを転送する際
のパリティチエツク等がかなりの頻度でエラーとなり、
もはや事実上処理能力を失っている状態に至ったときは
、このフォーマツタ１６は前記共通メモリ１８の所定エ
リアに割り付けたフラグ（イネーブルフラグ）を設定（
オフに）する。次に、前記ホストインターフェースコン
トローラ１３．１４のいずれかは前記フラグを読み取り
、前記処理能力を失ったフォーマツタ１６に対しリセッ
トをかけ、該フォーマツタ１６のＣＰＵの動作を停止さ
せる。各ホストインターフェースコントローラは前記フ
ラグの状態を参照し、前記フォーマツタ１６が使用不可
能であることを認識する。その結果、以陣各ホストイン
ターフェースコントローラは前記フォーマツタ１６を使
わないようになる。

同様な機能は他の手法で実現することもでき、例えば、
前記ホストインターフェースコントローラ側にカウンタ
を設け、該カウンタで前記フォーマツタが起こすエラー
回数を数え、−足回数を超えたら処理能力を失っている
と推定し、前記ホストインターフェースコントローラは
不図示の制御信号線によって処理能力を失ったフォーマ
ツタをリセットし、次いで、このフォーマツタのＣＰＵ
の動作を停止させる。そして、前記ホストインク−フェ
ースコントローラは前記共通メモリー１８内に割り付け
たイネーブルフラグをイナクティブに設定し、以降、前
記と同様、各ホストインターフェースコントローラは処
理能力を失ったフォーマツタを使わなくなる。

更に、同様な機能は他の手法で実現することもでき、例
えば、各ホストインターフェースコントローラと各フォ
ーマツタを連結する不図示の制御信号線を用い、ホスト
インターフェースコントローラがフォーマツタのステー
タスを読むことによってフォーマツタが処理能力を失っ
たことを検出することができる。このステータスはフォ
ーマツタのプログラム又はハードが自らの異常を検出し
てセットするステータスレジスタの内容である。

そして、この異常を検出したら前述と同様に前記ホスト
インターフェースコントローラは処理能力を失ったフォ
ーマツタをリセットし、次いで、このフォーマツタのＣ
ＰＵの動作を停止させる。

〔実　　施　　例〕

以下、本発明の実施例について図面を参照しながら詳述
する。

第２図は本発明の入出力制御装置を説明するフロック構
成図である。同図において、データ記録装置、例えば、
磁気テープ駆動装置２０とホストコンピュータ２１との
間には入出力制御装置２２を介装しである。該入出力制
御装置２２には前記ホストコンピュータ２１とのインタ
ーフェースを担うホストインターフェースコントローラ
（ＨＩＣ）２３とホストインターフェースコントローラ
（）（ＩＣ）２４を設けてあり、これらはパスライン２
５ａ等により前記ホストコンピュータ２１に電気的に連
結しである。また、前記入出力制御装置２２には前記磁
気テープ駆動装置２０とのインターフェースを担うフォ
ーマツタ（ＦＭＴ）２６とフォーマツタ（ＦＭＴ）２７
があり、これらはパスライン２５ｂ等により前記磁気テ
ープ駆動装置２０に電気的に連結しである。そして、前
記入出力制Ｊ’ｌｊ装置２２には、前記ホストインター
フェ−スコントローラ２３、前記ポストインターフェー
スコントローラ２４、前記フォーマツタ２６及び前記フ
ォーマツタ２７のいずれからもアクセス可能な共通メモ
リ２８を設けてあり、該共通メモ’）　２８　ババスラ
イン２５ｃ等により前記各デバイスに連結しである。な
お、前記ホストインターフェースコントローラ２３，２
４は前記フォーマツタ２６．２７のいずれにも繋がるよ
う構成しである。また、これらホストインターフェース
コントローラとフォーマツタのそれぞれはＣＰＵ、ＲＯ
Ｍ、ＲＡＭ、入出力インターフェースを持つコンピュー
タシステムで構成している。

一方、前記ホストインターフェースコントローラ２３．
２４及び又は前記フォーマツタ２６．２７には、前記フ
ォーマツタが正常に機能しなくなった際に、そのフォー
マツタにはいずれのホストインターフェースコントロー
ラも繋がらないようフォーマツタ使用禁止手段を含ませ
である。なお、図示の構成は簡単のため、二つのホスト
インターフェースコントローラと二つのフォーマツタに
よる構成を示しているが、実際には、例えば、１６台の
ドライバーを備える磁気テープ駆動装置に対し、Ｉ６の
ホストインターフェースコントローラと１６のフォーマ
ツタを設け、各ホストインターフェースコントローラは
どのフォーマツタにも連結できるようにしてあり、所謂
クロスコールシステムとして構成される。

前記共通メモリ２８内には前記フォーマツタ２６．２７
の稼働の可否（以下、アクティブ／イナクティブという
）を区別するフラグ領域を割り付けてあり、第２図には
前記フォーマツタ２６に係るフラグ２９と前記フォーマ
ツタ２７に係るフラグ３０を示している。この実施例に
おいては前記フラグが“工”のときアクティブ（オン）
に“０”のときイナクティブ（オフ）と定めている。ま
た、前記ホストインターフェースコントローラ２３．２
４はそれぞれカウンタを持ち、各カウンタは二つのカウ
ンタで構成しである。各カウンタの一方（３１，３２）
は前記フォーマツタ２６に係るカウンタであり、他方（
３３，３４）は前記フォーマツタ２７に係るカウンタで
ある。そして、前記各ホストインターフェースコントロ
ーラが前記各フォーマツタのエラーを検出したとき、こ
のエラーの起きた回数を前記カウンタで数える。

前記カウンタの値が予め定める一定回数を越えたとき前
記ホストインターフェースコントローラは信号線３５．
３６．３７．３８を使ってエラーの発生が一定回数を超
え、使用を続行することが不適当になったフォーマツタ
をリセットしこのフォーマツタのＣＰＵの動作を停止さ
せる。なお、前記カウンタ３１〜３４はさらに増設し、
一つのフォーマツタにつき、エラーの起こる程度を重度
と軽度に区別するため、それぞれのフォーマツタ毎に関
与する複数個のカウンタを設けてもよく、エラーの起こ
る程度が重度のフォーマツタをこれに関わるカウンタの
値によりホストインターフェースコントローラカ検出ス
ると、そのフォーマツタをリセットし、即刻、そのフォ
ーマ・ツタのＣＰＵの動作を停止させる。そして、前記
共通メモリー２８内の前記フラグ２９又は前記フラグ３
０を°゛０゛（オフ）にする。以降、そのホストインタ
ーフェースコントローラはこのフラグを見て処理能力を
失ったフォーマツタを使わない。

同様な機能は他の手法で実現することもでき、例えば、
信号線３５．３６．３７．３８により前記共通メモリ２
８を介さずに直接フォーマツタのステータスを読むこと
によって検出することもできる。このステータスと云う
のはフォーマツタのプログラム又はハードが自らの異常
を検出してレジスタに設定し、外部に出力する稼働状態
推移信号である。

他の手法として、フォーマツタがフォーマツタ自身の異
常を検出するようにもでき、この場合は前述のホストイ
ンターフェースコントローラによる場合と同様にエラー
発生回数計測カウンタ４０．４１等を使う。そして、前
記カウンタの計測値が成る値を超えたら前記共通メモリ
ー２８内の前記フラグ２９又は前記フラグ３０を０“　
（オフ）し、自分（フォーマツタ）自身にリセットをか
けてから、そのフォーマツタのＣＰＵを止める。

第３図には、いままで説明した処理の流れを示している
。

〔発明の効果］ 以上詳細に説明したように、本発明によれば、フォーマ
ツタが正常に機能しなくなった場合にそのフォーマツタ
にはいずれのホストインターフェースコントローラも繋
がらないように構成したから、無駄な処理時間を要さず
に処理効率を向上させ得る入出力制御装置が得られる。

そのため、入出力制御装置の信顧度も向上する。

【図面の簡単な説明】

第１図は本発明を説明する原理ブロック図、第２図は本
発明の入出力制御装置を説明するフロック構成図、 第３図は処理の流れを示す概略フローチャート、第４図
は従来の人出力制御装置の一例を示すブロック構成図で
ある。 １３・・・ホストインターフェースコントローフ＼ １４・・・ホストインターフェースコントローフ− １５ａ・・・・・ハスライン、 １５ｃ・・・・・パスライン、 １５ｃ・・・・・ハスライン、 １６・・・・・フォーマツタ、 １７・・・・・フォーマツタ、 １８・・・・・共通メモリ。

Claims (1)

1. 【特許請求の範囲】 　ホストコンピュータ（１１）とのインターフェースを
   担う複数のホストインターフェースコントローラ（１３
   、１４）とデータ記録装置とのインターフェースを担う
   複数のフォーマッタ（１６、１７）と各フォーマッタ及
   び各ホストインターフェースコントローラのいずれから
   もアクセス可能なデータバッファとを有し、一つのフォ
   ーマッタに対し前記ホストインターフェースコントロー
   ラのいずれもが選択的に繋がるよう構成された入出力制
   御装置（１２）において、 前記フォーマッタ（１６、１７）が正常に機能しなくな
   った際に、そのフォーマッタにはいずれのホストインタ
   ーフェースコントローラ（１３、１４）も繋がらないよ
   うフォーマッタ使用禁止手段を設けたことを特徴とする
   入出力制御装置。