JPH03214241A - マイクロプロセッサのテスト方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業−１−の利用分野〕 本発明は、マイクロプロセッサのテスト方法に関するも
のである。

〔従来の技術〕

近年、半導体回路集積技術の進歩に伴い、マイクロプロ
セッサは高機能化、高集積化が進んでいるが、そのテス
ト方法は益々複雑化しており、これを簡易化することが
重要な課題の一つとなっている現状にある。

従ｆｆｉのマイクロプロセッサのテスト方法は、専用の
テスト回路を設けて、このテスト回路によりマイクロプ
ロセッサの内部状態を読み出すことによりテストを行っ
ていた。

第２図はスキャンパス法を用いた従来のマイクロプロセ
ッサのテスト方法に用いられる装置の構成を示している
。この図において、（ＩＩ）（＋２）・・・（Ｉｎ）は
２系統の入力と、これら２系統の入力を選択する選択制
御入力と１系統の出力とを有する第１〜第ｎレジスタ、
（２０）は組合せ回路である。

（２１）（２２）・・・（２ｎ　）は組合せ回路（２０
）によって与えられるマイクロプロセッサの内部状態を
それぞれ対応するレジスタ（１１）（１２）・・・（１
ｎ）の２系統の入力の一方に５える信号線、（３１）（
３２）・・・（３ｎ）は組合せ回路（２０）より各レジ
スタ（ＩＩ）（１２）・・・（Ｉｎ）に与えられたマイ
クロプロセッサの内部状態をそれぞれ次段のレジスタの
２系統の入力の他方に与える信号線、（４０）は最終段
のレジスタの内容を外部へ出力する信号Ｌ　（４Ｊ）（
４２）・・・（４ｎ）はそれぞれレジスタ（ＩＩ）（＋
２）・・・（Ｉｎ）の２系統の大ツバすなわち組合せ回
路（２０）または前段レジスタの出力のいずれかの入力
を選択する選択制御入力信号線である。

以上の構成において、組合せ回路（２０）により与えら
れるマイクロプロセッサの内部状態は信号線（２Ｉ）を
通じて第２レジスタ（１１）へ格納されると共に、信号
線（３２）を通して第２レジスタ（！２）へ格納され、
以下、同様にして順次、次段のレジスタヘシフトされ、
信号線（３ｎ）を通じて最終段の第ｎレジスタ（１ｎ）
へ格納された後、信号線（４０）を通じて外部へ読み出
されるものである。

１−記のように、スキャンバス法ではシフトレジスタ（
１１）〜（Ｉｎ）から構成される専用のテスト回路を設
け、マイクロプロセッサの内部状態を各レジスタ（ＩＩ
）〜（１ｎ）へ格納して、順次レジスタ（１１）〜（Ｉ
ｎ）間をソフトすることにより読み出すことにより、テ
ストを行うものであった。

〔発明が解決しようとする課題〕

しかしながら、−に記従来例のように専用のテスト回路
を設け、マイクロプロセッサの内部状態を読み出すこと
によりテストを行えば、各段毎にレジスタ（ＩＩ）〜（
Ｉｎ）が必要になるなど、ハードウェアの増加を引き起
こすという問題点があった。

本発明は、このような問題点に鑑みてなされたもので、
ハードウェアの増加を抑制し、マイクロプロセ、すの内
部状態を評価し、効率良くテストを行うことが可能なマ
イクロプロセッサのテスト力法を提供することを１目的
とするものである。

〔課題を解決するための手段〕

１−８記Ｌ１的を達成するために本発明方法は、割り込
み検出手段と、この割り込み検出手段において検出され
た割り込みに対して優先順位を割り付ける優先順位割り
付け手段と、この優先順位割り付け手段において優先付
けられた割り込みの内容に応じて割り込み処理の開始を
示す特定のアドレスを生成するアドレス生成手段とによ
り構成された割り込み処理制御手段と、テスト用割り込
み発生手段とをを備し、前記割り込み発生手段にマイク
ロプロセッサの内部情報を５え、この内部情報を評価し
た結果ｆＴｉｊ記割り込み発生手段が割り込みを発生し
前記優先順位割り付け手段において優先付けられた割り
込みの内容に応じて前記アドレス生成手段から生成され
る特定アドレスを評価することによりマイクロプロセッ
サの内部状態のテストを行うことを特徴とするものであ
る。

〔作　　　用〕

本発明は」−記構酸により、テスト用割り込み発生手段
にマイクロプロセッサの内部情報が与えられ、この内部
情報を評価した結果、割り込み発生１段が割り込みを発
生する。次に、発生した割り込みを受けて優先順位割り
付け手段において優先付けられた割り込みの内容に応じ
てアドレス生成手段から特定のアドレスが生成されるも
のである。

したがって、生成された特定アドレスを評価することに
よりマイクロプロセッサの内部状態をテストすることが
可能になる。

〔実　施　例〕 以下、本発明の一実施例について図面を参照しながら詳
細に説明する。第１図はこの実施例で用いられる装置の
構成を示している。（５１）（５２）・・・（５ｎ）は
割り込み検出手段、（ＧＯ）は割り込み検出手段（５１
）（５２）・・・（５ｎ）で検出された割り込みに優先
順位を割り付ける優先順位割り付け手段、（６１）は優
先順位割り付け手段（ＧＯ）において優先付けられた割
り込みの内容に応じて割り込み処理の開始を示す特定の
アドレスを生成するアドレス生成手段である。

また、（７１０７２）・・・（７ｎ）はそれぞれ割り込
み検出手段（５１０５２）・・・（５ｎ）で検出された
割り込みを優先順位割り付け手段（６０）へ通知する信
号線であって、優先順位割り付け手段（６０）は通知さ
れた割り込みの中から処理すべき割り込みに対して優先
順位を割り付ける。（８０）は優先順位割り付け手段（
６０）で優先権を′ノえられた処理すべき割り込みの内
容をアドレス生成丁・段（６１）へ通知する信号線であ
って、アドレス生成丁段（６１）は通知された処理すべ
き割り込みの内容に応じて割り込み処理の開始を示す特
定のアドレスを牛成する。（８１）はアドレス生成１９
段（旧）で牛成されたアドレスを外部へ読み出すイ＋ｉ
　”Ｊ線である。

（８２）は従来よりマイクロプロセ、すに設けられてい
る割り込み処理制御手段であって、この実施例では、１
）１ｆ記割り込み検出手段（５１Ｈ５２）＝１５ｎ）と
優先順位割り付け手段（６０）とアドレス生成手段（６
１）とにより構成されるものである。（８３）はテスト
用割り込み発生手段、（８４）はマイクロプロセッサ内
のＰ　Ｌ　Ａの状＃Ｘ遷移の情報をテスト用割り込み定
牛丁゛段（８３）へ通知する（；、ｊ　”Ｊ’線である
。（８５）はテスト用割り込み発Ｉ］丁段（８３）が前
記マイクロプロセッサ内のＰ　Ｌ　Ａの状態遷移の情報
を評価して割り込み発／ｌを優先順位割り付け１段（６
０）へ通知する信弓°線である。

以ｌ−の各手段を準備して行うこの実施例に係るテスト
方法は、前記マイクロプロセッサ内のＰＬＡがある特定
の状態になると、テスト用割り込み発生手段（８３）が
これを検知して信号線（８５）を通じて割り込み発生を
優先順位割り付け手段（６ｏ）へ通知する。次に、優先
順位割り付け手段（６ｏ）は割り込み内容の優先順位割
り付けを打い、その結果を信ｚｊ線（８０）を通じてア
ドレス生成手段（６１）に通知する。そして、アドレス
生成手段（６ｒ月ま割り込み内容に応じた特定のアドレ
スを生成し、イ言号線（８１）より外部へ１４１力する
。

したがって、Ｉｌ’ｌ記仏号線（８１）から出力された
特定のアドレスを評価することにより、マイクロプロセ
ッサ内のＰＬＡの状態をテストすることができる。史に
、化シフ線（８４）へ′ノ″えるマイクロプロセッサ内
のＰＬＡの状態遷移の情報をマイクロブロセ、す内のＡ
ＬＵの演算結果の情報、キャッシュのヒツトまたはミス
ヒツトの情報などのマイクロプロセッサ内の他の情報に
置き換えても、同様に仁−ノ線（８１）より外部へ出力
する特定のアドレスを、：゛「値することによりマイク
ロプロセッサの内部状態がテストできることはＪｉ゛う
までもない。

〔発明の効果〕

以１゛、説明したように本発明のマイクロプロセッサの
テスト方法によるときは、割り込み検出手段と、この割
り込み検出手段において検出された割り込みに対して優
先順位を割り付ける優先順位割り付け手段と、前記優先
順位割り付け手段において優先付けられた割り込みの内
容に応じて割り込み処理の開始を示す特定のアドレスを
生成するアドレス生成手段からなるマイクロプロセッサ
の割り込み処理制御手段と、テストを目的としてマイク
ロプロセッサの内部情報の評価結果により割り込みを発
生させる割り込み発生ｒ′段とを準備し、これらの１段
を用いてテストを行うもので、マイクロブロセ、すの内
部情報の評価結果から割り込みが発生し、光牛ルた割り
込みを受けて前記優先順位割り付け丁−段において優先
付けられた割り込みの内容に応じて前記アドレス生成手
段から特定のアドレスが生成されるので、この特定アド
レスを評価することにより、・１４易な回路付加でハー
ドウェアの増加を抑制することができると共に、マイク
ロプロセッサの内部状態を評価して効率良くマイクロプ
ロセッサをテストすることができ、その結果、マイクロ
プロセンサあるいはマイクロプロセッサを用いたシステ
ムの信頼性を向にさせることができるという優れた効果
を奏するものとなった。

【図面の簡単な説明】

第１図は本発明方法の・実施例において使用されるテス
ト装置の構成を示すブロック図、第２図はスキャンパス
法を用いた従来例のマイクロプロセッサのテスト方法に
使用される装置の構成を示すブロック図である。 （５１Ｈ５２）・・・（５ｎ）・・・割り込み検出手段
、（Ｇｏ）・・・優先順位割り付けＰ段、（Ｇｌ）・・
・アドレス生成手段、（８２）・・・割り込み処理制御
手段、（８３）・・・テスト用割り込み発生手段。

Claims (1)

【特許請求の範囲】
1. 　割り込み検出手段と、この割り込み検出手段において
   検出された割り込みに対して優先順位を割り付ける優先
   順位割り付け手段と、この優先順位割り付け手段におい
   て優先付けられた割り込みの内容に応じて割り込み処理
   の開始を示す特定のアドレスを生成するアドレス生成手
   段とにより構成された割り込み処理制御手段と、テスト
   用割り込み発生手段とを準備し、前記割り込み発生手段
   にマイクロプロセッサの内部情報を与え、この内部情報
   を評価した結果前記割り込み発生手段が割り込みを発生
   し前記優先順位割り付け手段において優先付けられた割
   り込みの内容に応じて前記アドレス生成手段から生成さ
   れる特定アドレスを評価することによりマイクロプロセ
   ッサの内部状態のテストを行うことを特徴とするマイク
   ロプロセッサのテスト方法。