JPH0580889A - リアルタイムプロセツサ装置のユニツト初期化装置 - Google Patents
リアルタイムプロセツサ装置のユニツト初期化装置Info
- Publication number
- JPH0580889A JPH0580889A JP3241426A JP24142691A JPH0580889A JP H0580889 A JPH0580889 A JP H0580889A JP 3241426 A JP3241426 A JP 3241426A JP 24142691 A JP24142691 A JP 24142691A JP H0580889 A JPH0580889 A JP H0580889A
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- JP
- Japan
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- unit
- real
- processing units
- management unit
- setter
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】
【目的】 データ集配信システムに用いられるリアルタ
イムプロセッサ装置に関し、所定のアドレス情報を管理
ユニットが出力することで、配下にあたる複数の処理ユ
ニットを一斉に初期化することを目的とする。 【構成】 管理ユニット１と複数の処理ユニット２とか
ら構成されるリアルタイムプロセッサ装置において、処
理ユニット２が、各処理ユニット２に共通の値を設定可
能な設定器３と、バス６上のアドレス信号と設定器３の
値を比較し、一致した場合に一致信号を出力する一致検
出部４と、一致検出部４からの一致信号を判断し自ユニ
ットの初期化を行う自己リセット回路５からなり、管理
ユニット１が設定器３の値と同一のアドレス信号を出力
することにより、配下の複数の処理ユニット２を一斉に
初期化するように構成する。
イムプロセッサ装置に関し、所定のアドレス情報を管理
ユニットが出力することで、配下にあたる複数の処理ユ
ニットを一斉に初期化することを目的とする。 【構成】 管理ユニット１と複数の処理ユニット２とか
ら構成されるリアルタイムプロセッサ装置において、処
理ユニット２が、各処理ユニット２に共通の値を設定可
能な設定器３と、バス６上のアドレス信号と設定器３の
値を比較し、一致した場合に一致信号を出力する一致検
出部４と、一致検出部４からの一致信号を判断し自ユニ
ットの初期化を行う自己リセット回路５からなり、管理
ユニット１が設定器３の値と同一のアドレス信号を出力
することにより、配下の複数の処理ユニット２を一斉に
初期化するように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、データ集配信システム
に用いられるようなリアルタイムプロセッサ装置に関す
る。
に用いられるようなリアルタイムプロセッサ装置に関す
る。
【０００２】
【従来の技術】近年のリアルタイムプロセッサ装置は、
高速化に加え、システム構築の柔軟性が要求されてい
る。この対策として現在、小規模から大規模まで単一の
アーキテクチャで構成可能なマルチＣＰＵタイプの装置
が開発されており、マルチＣＰＵタイプのリアルタイム
プロセッサ装置の高速化の促進が図られている。
高速化に加え、システム構築の柔軟性が要求されてい
る。この対策として現在、小規模から大規模まで単一の
アーキテクチャで構成可能なマルチＣＰＵタイプの装置
が開発されており、マルチＣＰＵタイプのリアルタイム
プロセッサ装置の高速化の促進が図られている。
【０００３】従来のリアルタイムプロセッサ装置におい
て、管理ユニットがその配下にあたる処理ユニットを初
期化する方法としては、次のような方法が知られてい
る。第１の方法として、図３に示す様に、管理ユニット
３１とその配下にあたる処理ユニット３２の間にマルチ
ドロップで接続された初期化信号線３３をバス３４上に
設置する方法がある。また、第２の方法として、図４に
示す様に、配下にあたる処理ユニット３２のレジスタに
自己リセットを行う機能を持つリセットレジスタ３５を
設け、管理ユニット３１が各処理ユニット３２のリセッ
トレジスタ３５を順次、動作させることにより初期化を
行う方法がある。
て、管理ユニットがその配下にあたる処理ユニットを初
期化する方法としては、次のような方法が知られてい
る。第１の方法として、図３に示す様に、管理ユニット
３１とその配下にあたる処理ユニット３２の間にマルチ
ドロップで接続された初期化信号線３３をバス３４上に
設置する方法がある。また、第２の方法として、図４に
示す様に、配下にあたる処理ユニット３２のレジスタに
自己リセットを行う機能を持つリセットレジスタ３５を
設け、管理ユニット３１が各処理ユニット３２のリセッ
トレジスタ３５を順次、動作させることにより初期化を
行う方法がある。
【０００４】
【発明が解決しようとする課題】しかしながら、リアル
タイムプロセッサ装置が、図５に示すような、同一バス
上に複数の管理ユニット３１が存在するマルチＣＰＵタ
イプのリアルタイムプロセッサ装置である場合には、図
３に示した様な従来の方法によれば、複数の初期化信号
線をバス３４上に設ける必要があり、装置のハードウェ
ア規模が増大し、また管理ユニット３１の数によりハー
ドウェア規模が異なる（バスを配置したバックボードの
規模が異なる）ため、システム構築の柔軟性に欠ける。
このため、図４に示した様な方法が一般的に用いられて
いるが、この方法によれば、処理ユニット３２毎にリセ
ットレジスタ３５を動作させる必要があるため、配下に
多量の処理ユニット３２が存在する場合、初期化に要す
る時間が増大し、装置のスピード性が劣るという問題が
ある。
タイムプロセッサ装置が、図５に示すような、同一バス
上に複数の管理ユニット３１が存在するマルチＣＰＵタ
イプのリアルタイムプロセッサ装置である場合には、図
３に示した様な従来の方法によれば、複数の初期化信号
線をバス３４上に設ける必要があり、装置のハードウェ
ア規模が増大し、また管理ユニット３１の数によりハー
ドウェア規模が異なる（バスを配置したバックボードの
規模が異なる）ため、システム構築の柔軟性に欠ける。
このため、図４に示した様な方法が一般的に用いられて
いるが、この方法によれば、処理ユニット３２毎にリセ
ットレジスタ３５を動作させる必要があるため、配下に
多量の処理ユニット３２が存在する場合、初期化に要す
る時間が増大し、装置のスピード性が劣るという問題が
ある。
【０００５】この発明は、このような事情を考慮してな
されたもので、所定のアドレス情報を管理ユニットが出
力することで、配下にあたる複数の処理ユニットを一斉
に初期化できるようにした、リアルタイムプロセッサ装
置のユニット初期化装置を提供するものである。
されたもので、所定のアドレス情報を管理ユニットが出
力することで、配下にあたる複数の処理ユニットを一斉
に初期化できるようにした、リアルタイムプロセッサ装
置のユニット初期化装置を提供するものである。
【０００６】
【課題を解決するための手段】図１は本発明の構成を示
す構成説明図である。図に示すように、この発明は、管
理ユニット１と、アドレス信号を伝達するバス６で管理
ユニット１に接続された複数の処理ユニット２とから構
成されるリアルタイムプロセッサ装置において、処理ユ
ニット２が、各処理ユニット２に共通の値を設定可能な
設定器３と、バス６上のアドレス信号と設定器３の値を
比較し一致した場合に一致信号を出力する一致検出部４
と、一致検出部４からの一致信号を判断し自ユニットの
初期化を行う自己リセット回路５からなり、管理ユニッ
ト１が設定器３の値と同一のアドレス信号を出力するこ
とにより、配下の複数の処理ユニット２を一斉に初期化
することを特徴とするリアルタイムプロセッサ装置のユ
ニット初期化装置である。
す構成説明図である。図に示すように、この発明は、管
理ユニット１と、アドレス信号を伝達するバス６で管理
ユニット１に接続された複数の処理ユニット２とから構
成されるリアルタイムプロセッサ装置において、処理ユ
ニット２が、各処理ユニット２に共通の値を設定可能な
設定器３と、バス６上のアドレス信号と設定器３の値を
比較し一致した場合に一致信号を出力する一致検出部４
と、一致検出部４からの一致信号を判断し自ユニットの
初期化を行う自己リセット回路５からなり、管理ユニッ
ト１が設定器３の値と同一のアドレス信号を出力するこ
とにより、配下の複数の処理ユニット２を一斉に初期化
することを特徴とするリアルタイムプロセッサ装置のユ
ニット初期化装置である。
【０００７】
【作用】この発明によれば、管理ユニット１が配下の処
理ユニット２を一斉に初期化する場合には、管理ユニッ
ト１から設定器３の値と同一のアドレス信号をバス６上
に出力する。これにより、配下の各処理ユニット２の一
致検出部４から同時に一致信号が出力され、その一致信
号が判定されて、自己リセット回路５により自ユニット
の初期化が行われる。したがって、管理ユニット１は、
配下の処理ユニット２の数に無関係に一回の制御で各処
理ユニット２の初期化を行うことができる。
理ユニット２を一斉に初期化する場合には、管理ユニッ
ト１から設定器３の値と同一のアドレス信号をバス６上
に出力する。これにより、配下の各処理ユニット２の一
致検出部４から同時に一致信号が出力され、その一致信
号が判定されて、自己リセット回路５により自ユニット
の初期化が行われる。したがって、管理ユニット１は、
配下の処理ユニット２の数に無関係に一回の制御で各処
理ユニット２の初期化を行うことができる。
【０００８】
【実施例】以下、図面に示す実施例に基づいてこの発明
を詳述する。なお、これによってこの発明が限定される
ものではない。
を詳述する。なお、これによってこの発明が限定される
ものではない。
【０００９】図２は本発明の一実施例としてのマルチＣ
ＰＵタイプのリアルタイムプロセッサ装置の構成を示す
構成説明図である。このリアルタイムプロセッサ装置に
おいては、同一のバス（１１）に管理ユニットＡ（１
２）とその配下にあたる処理ユニットＡ1,Ａ2,Ａ3,・・
・Ａn（１３）が接続され、さらに、管理ユニットＢ
（１４）とその配下にあたる処理ユニットＢ1,Ｂ2,Ｂ3,
・・・Ｂn（１５）が接続されている。各処理ユニット
（１３），（１５）内には、設定器Ａ，Ｂ（１６），
（１７）、一致検出部２３、リセットレジスタ２１、及
び自己リセット回路２２が設けられている。
ＰＵタイプのリアルタイムプロセッサ装置の構成を示す
構成説明図である。このリアルタイムプロセッサ装置に
おいては、同一のバス（１１）に管理ユニットＡ（１
２）とその配下にあたる処理ユニットＡ1,Ａ2,Ａ3,・・
・Ａn（１３）が接続され、さらに、管理ユニットＢ
（１４）とその配下にあたる処理ユニットＢ1,Ｂ2,Ｂ3,
・・・Ｂn（１５）が接続されている。各処理ユニット
（１３），（１５）内には、設定器Ａ，Ｂ（１６），
（１７）、一致検出部２３、リセットレジスタ２１、及
び自己リセット回路２２が設けられている。
【００１０】処理ユニットＡ1,Ａ2,Ａ3,・・・Ａn（１
３）の設定器Ａ（１６）には、全て共通の値Ａが格納さ
れ、処理ユニットＢ1,Ｂ2,Ｂ3,・・・Ｂn（１５）の設
定器Ｂ（１７）には、全て共通の値Ｂが格納されてい
る。
３）の設定器Ａ（１６）には、全て共通の値Ａが格納さ
れ、処理ユニットＢ1,Ｂ2,Ｂ3,・・・Ｂn（１５）の設
定器Ｂ（１７）には、全て共通の値Ｂが格納されてい
る。
【００１１】管理ユニットＡ（１２）が、その配下に属
する処理ユニットＡ1,Ａ2,Ａ3,・・・Ａn（１３）の初
期化を行う場合には、管理ユニットＡ（１２）は、設定
器Ａ（１６）の内容と同一のアドレス信号をバス（１
１）上に出力すると共に、バス（１１）のレジスタ書き
込み信号線（１９）にレジスタ書き込み信号を出力す
る。この時、処理ユニットＡ1,Ａ2,Ａ3,・・・Ａn（１
３）に設けられた一致検出部（２３）は一致検出信号を
発報し、この一致検出信号はレジスタ書き込み信号によ
りリセットレジスタ（２１）にラッチされる。リセット
レジスタ（２１）に一致検出信号がラッチされると、自
己リセット回路（２２）が作動し、各々の処理ユニット
Ａ1,Ａ2,Ａ3,・・・Ａn（１３）が一斉に初期化され
る。管理ユニットＢ（１４）がその配下の処理ユニット
Ｂ1,Ｂ2,Ｂ3,・・・Ｂn（１５）を初期化する場合も上
述の如く行う。
する処理ユニットＡ1,Ａ2,Ａ3,・・・Ａn（１３）の初
期化を行う場合には、管理ユニットＡ（１２）は、設定
器Ａ（１６）の内容と同一のアドレス信号をバス（１
１）上に出力すると共に、バス（１１）のレジスタ書き
込み信号線（１９）にレジスタ書き込み信号を出力す
る。この時、処理ユニットＡ1,Ａ2,Ａ3,・・・Ａn（１
３）に設けられた一致検出部（２３）は一致検出信号を
発報し、この一致検出信号はレジスタ書き込み信号によ
りリセットレジスタ（２１）にラッチされる。リセット
レジスタ（２１）に一致検出信号がラッチされると、自
己リセット回路（２２）が作動し、各々の処理ユニット
Ａ1,Ａ2,Ａ3,・・・Ａn（１３）が一斉に初期化され
る。管理ユニットＢ（１４）がその配下の処理ユニット
Ｂ1,Ｂ2,Ｂ3,・・・Ｂn（１５）を初期化する場合も上
述の如く行う。
【００１２】このようにして、管理ユニット（１２），
（１４）から配下に属する処理ユニット（１３），（１
５）に対して設定器Ａ，Ｂ（１６），（１７）の内容と
同一のアドレス信号を出力することにより、配下に属す
る複数の処理ユニット（１３），（１５）を一斉に初期
化することができる。
（１４）から配下に属する処理ユニット（１３），（１
５）に対して設定器Ａ，Ｂ（１６），（１７）の内容と
同一のアドレス信号を出力することにより、配下に属す
る複数の処理ユニット（１３），（１５）を一斉に初期
化することができる。
【００１３】
【発明の効果】この発明によれば、管理ユニットによ
り、その配下の処理ユニットを、他の管理ユニットの配
下の処理ユニットに影響を与えずに一斉に初期化するこ
とができるので、装置の高速化に寄与する所が大きい。
り、その配下の処理ユニットを、他の管理ユニットの配
下の処理ユニットに影響を与えずに一斉に初期化するこ
とができるので、装置の高速化に寄与する所が大きい。
【図１】本発明の構成を示す構成説明図である。
【図２】本発明の一実施例の構成を示す構成説明図であ
る。
る。
【図３】従来の初期化信号線を設置したリアルタイムプ
ロセッサ装置の構成説明図である。
ロセッサ装置の構成説明図である。
【図４】従来のリセットレジスタを設けたリアルタイム
プロセッサ装置の構成説明図である。
プロセッサ装置の構成説明図である。
【図５】従来のマルチＣＰＵタイプのリアルタイムプロ
セッサ装置の構成説明図である。
セッサ装置の構成説明図である。
１１ バス １２ 管理ユニットＡ １３ 処理ユニットＡ1,Ａ2,Ａ3,・・・Ａn １４ 管理ユニットＢ １５ 処理ユニットＢ1,Ｂ2,Ｂ3,・・・Ｂn １６ 設定器Ａ １７ 設定器Ｂ １９ レジスタ書き込み信号線 ２１ リセットレジスタ ２２ 自己リセット回路 ２３ 一致検出部
Claims (1)
- 【請求項１】 管理ユニット（１）と、アドレス信号を
伝達するバス（６）で管理ユニット（１）に接続された
複数の処理ユニット（２）とから構成されるリアルタイ
ムプロセッサ装置において、 処理ユニット（２）が、各処理ユニット（２）に共通の
値を設定可能な設定器（３）と、バス（６）上のアドレ
ス信号と設定器（３）の値を比較し一致した場合に一致
信号を出力する一致検出部（４）と、一致検出部（４）
からの一致信号を判断し自ユニットの初期化を行う自己
リセット回路（５）からなり、管理ユニット（１）が設
定器（３）の値と同一のアドレス信号を出力することに
より、配下の複数の処理ユニット（２）を一斉に初期化
することを特徴とするリアルタイムプロセッサ装置のユ
ニット初期化装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241426A JPH0580889A (ja) | 1991-09-20 | 1991-09-20 | リアルタイムプロセツサ装置のユニツト初期化装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3241426A JPH0580889A (ja) | 1991-09-20 | 1991-09-20 | リアルタイムプロセツサ装置のユニツト初期化装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0580889A true JPH0580889A (ja) | 1993-04-02 |
Family
ID=17074128
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3241426A Pending JPH0580889A (ja) | 1991-09-20 | 1991-09-20 | リアルタイムプロセツサ装置のユニツト初期化装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0580889A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016152954A (ja) * | 2016-04-15 | 2016-08-25 | 株式会社ソフイア | 遊技機 |
-
1991
- 1991-09-20 JP JP3241426A patent/JPH0580889A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2016152954A (ja) * | 2016-04-15 | 2016-08-25 | 株式会社ソフイア | 遊技機 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20020305 |